藺旭輝，曹靚，馬金龍，王棟

（中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇無錫214072）

用于反熔絲型FPGA的多電平IO端口電路設(shè)計(jì)

藺旭輝，曹靚，馬金龍，王棟

（中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇無錫214072）

設(shè)計(jì)了一種用于反熔絲型FPGA的多標(biāo)準(zhǔn)IO端口電路。通過端口電路，可將定義好的外部信號(hào)輸入到FPGA內(nèi)部用來實(shí)現(xiàn)用戶需要的邏輯功能，并且將所需的內(nèi)部信號(hào)輸出到外部引腳。端口電路也實(shí)現(xiàn)芯片內(nèi)部工作電平和外部工作電平之間的相互轉(zhuǎn)換，驅(qū)動(dòng)外部芯片，以及實(shí)現(xiàn)對(duì)電路功能的測(cè)試。用戶在使用FPGA的過程中，可以根據(jù)實(shí)際需求來配置以實(shí)現(xiàn)不同的電平標(biāo)準(zhǔn)。每一個(gè)IO端口可以配置成輸入、輸出、三態(tài)輸出或者雙向輸入輸出。

反熔絲；FPGA；IO標(biāo)準(zhǔn)

1 引言

現(xiàn)場(chǎng)可編程門陣列FPGA（Field Programmable Gate Array）作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路，因其集成度高、靈活性強(qiáng)、開發(fā)成本低、開發(fā)周期短、風(fēng)險(xiǎn)低、可靠性高，在系統(tǒng)自主開發(fā)設(shè)計(jì)領(lǐng)域已逐步取代ASIC電路。目前，根據(jù)內(nèi)部結(jié)構(gòu)原理分類，主要存在SRAM型、反熔絲型和Flash型三種類型的FPGA。由于反熔絲單元結(jié)構(gòu)的特異性，使得反熔絲型FPGA在編程、使用過程中具備了讀取速度快、功耗低、應(yīng)用溫度范圍廣、抗輻射能力強(qiáng)、安全、保密性高等優(yōu)勢(shì)，被廣泛應(yīng)用于航天、航空、軍事等高可靠性和復(fù)雜環(huán)境領(lǐng)域。

在反熔絲型FPGA領(lǐng)域，ACTEL公司是杰出領(lǐng)導(dǎo)者，其推出的多系列多款反熔絲FPGA產(chǎn)品已經(jīng)被廣泛應(yīng)用于航空航天等復(fù)雜環(huán)境領(lǐng)域，性能和可靠性得到了全面驗(yàn)證[1]。本文是參考與借鑒ACTEL公司反熔絲FPGA的相關(guān)設(shè)計(jì)經(jīng)驗(yàn)，設(shè)計(jì)了可適用于自主設(shè)計(jì)反熔絲FPGA多電平標(biāo)準(zhǔn)的IO端口電路。

2 IO端口電路結(jié)構(gòu)設(shè)計(jì)

IO端口模塊提供FPGA外部引腳與內(nèi)部可編程邏輯資源的接口，芯片每一個(gè)通用輸入/輸出引腳對(duì)應(yīng)一個(gè)IO，可實(shí)現(xiàn)FPGA電路內(nèi)外信號(hào)的轉(zhuǎn)換。主要由輸入緩沖器和輸出緩沖器兩部分組成?？梢耘渲贸奢斎?、輸出、三態(tài)輸出輸入緩沖器，包括INBUF電路和觸發(fā)點(diǎn)控制電路；輸出緩沖器主要包括邏輯模塊、OUTBUF電路、擺率控制、熱插拔冷備份，以及弱上拉/下拉電路。其整體電路的功能框圖如圖1所示[1]。

圖1 IO端口模塊功能框圖

3 多標(biāo)準(zhǔn)IO電路模塊的實(shí)現(xiàn)

反熔絲型FPGA通過IO電路，為內(nèi)部可編程邏輯電路提供輸出驅(qū)動(dòng)能力和輸入驅(qū)動(dòng)能力，如果沒有IO電路，F(xiàn)PGA電路只輸出一個(gè)電壓標(biāo)準(zhǔn)，并且不能滿足外部驅(qū)動(dòng)能力的要求。隨著FPGA規(guī)模的不斷變大，所兼容的IO標(biāo)準(zhǔn)數(shù)量越多[2]。對(duì)于多標(biāo)準(zhǔn)接口，就是不同的接口標(biāo)準(zhǔn)對(duì)輸出電壓和輸出電流的大小的要求不同，同時(shí)輸入高低電平和輸入的電流大小也不相同。為了滿足不同種類的IO標(biāo)準(zhǔn)，F(xiàn)PGA多標(biāo)準(zhǔn)IO接口模塊設(shè)計(jì)為接口轉(zhuǎn)換電路，根據(jù)接口協(xié)議的電氣參數(shù)特性的不同，完成FPGA內(nèi)部信號(hào)與外部信號(hào)的轉(zhuǎn)換。

3.1 輸入緩沖器

通過輸入緩沖器，可將芯片外部信號(hào)輸入到芯片內(nèi)部，接收的輸入電平包括5 V CMOS、5 V PCI、5 V TTL、3.3 V PCI、3.3 V LVTTL五種電平標(biāo)準(zhǔn)，此功能的實(shí)現(xiàn)由觸發(fā)點(diǎn)控制電路與INBUF電路結(jié)合一起完成。

INBUF模塊包括使能控制電路，要求將來自芯片內(nèi)部電平為VCCA的使能信號(hào)轉(zhuǎn)換成電平為外部電平為VCCI的信號(hào)。INBUF電路要實(shí)現(xiàn)閾值可調(diào)，可以設(shè)計(jì)多條上拉支路或者多條下拉支路，并通過選擇不同的支路開啟與否，支路的選擇由觸發(fā)點(diǎn)控制電路實(shí)現(xiàn)。電路原理圖如圖2所示。

圖2 輸入緩沖器

電路中AF0、AF1是反熔絲配置信號(hào)，觸發(fā)點(diǎn)控制電路是一個(gè)譯碼電路，將AF0、AF1信號(hào)轉(zhuǎn)換成三個(gè)控制信號(hào)AF_TP1、AF_TP2和AF_TP3，這三個(gè)信號(hào)控制電路中的1、2、3、4支路的開啟。表1給出了AF0、AF1不同組合下的工作支路，以不同的組合來實(shí)現(xiàn)不同的電平標(biāo)準(zhǔn)[3]。

表1 AF0、AF1對(duì)應(yīng)的工作支路

使能控制電路，將來自芯片內(nèi)部的幅值為VCCA的邏輯信號(hào)轉(zhuǎn)換成幅值為VCCI的信號(hào)，控制輸入緩沖器的工作。電路結(jié)構(gòu)如圖3所示。

圖3 使能控制電路

輸入緩沖器功能仿真：當(dāng)使能信號(hào)為高電平時(shí)，輸入緩沖器正常工作，使能信號(hào)為低電平時(shí)輸入緩沖器輸出高電平。仿真結(jié)果見圖4，結(jié)果符合要求。

輸入閾值仿真：分別對(duì)5種電平模式進(jìn)行仿真，這里只列出了3.3 V PCI電平模式下的仿真波形，如圖5所示。其他模式的仿真結(jié)果如表2所示。

仿真結(jié)果分析：可以看到每一種模式的設(shè)計(jì)值都要比規(guī)定值大，這是考慮到電路的應(yīng)用環(huán)境，輻射總計(jì)量會(huì)減小NMOS的閾值電壓，增大PMOS的閾值電壓，所以這樣設(shè)計(jì)是合理的。

圖4 輸入緩沖器功能仿真

圖5 3.3 V PCI閾值仿真

3.2 輸出緩沖器

輸出緩沖器：將芯片內(nèi)部邏輯傳遞到芯片外部，可輸出的電平包括5 V CMOS、5 V PCI、5 V TTL、3.3 V PCI、3.3 V LVTTL，具有熱插拔、冷備份以及5 V tolerant功能的選擇性配置。在3.3 V PCI模式下不具備此功能，其他模式下具備此功能，由熱插拔冷備份模塊結(jié)合OUTBUF一起實(shí)現(xiàn)。具有輸出擺率可調(diào)功能，由擺率控制模塊實(shí)現(xiàn)。弱上拉/下拉模塊在芯片內(nèi)部上電過程中為輸出端口提供一個(gè)可知的電平。

表2 仿真結(jié)果

PART_1：使能電路，配置信號(hào)OEJ和寄存器信號(hào)OEN控制OUTBUF的工作。

PART_2：電平轉(zhuǎn)換，擺率調(diào)節(jié)，以及電荷泵信號(hào)控制輸出狀態(tài)。

PART_3和PART_4：熱插拔、冷備份功能。

PART_5：弱上拉/下拉電阻電路。

圖6 輸出緩沖電路原理圖

輸出功能仿真：使能信號(hào)為高時(shí)，電路正常工作，使能為低時(shí)，電路輸出低電平。當(dāng)擺率控制信號(hào)為高時(shí)，輸出的下降沿為高擺率，否則為低擺率。仿真結(jié)果如圖7所示，符合要求。

冷備份功能仿真：冷備份仿真時(shí)，要求電源VCCI接地，PAD信號(hào)為正常波形，要求在PAD信號(hào)為高時(shí)，不存在大電流。仿真結(jié)果如圖8所示，功能正常。

弱上拉/下拉電阻仿真：在芯片內(nèi)核上電過程中，在輸出PAD可以配置成高電平或低電平。要求弱上拉/下拉電阻在50 kΩ左右。電阻的仿真值如表3所示。

圖7 輸出功能仿真

圖8 冷備份功能仿真

表3 弱上拉/下拉電阻值仿真

4 結(jié)束語(yǔ)

文章在研究分析國(guó)外主流FPGA多標(biāo)準(zhǔn)IO電路模塊的架構(gòu)和功能的基礎(chǔ)上，設(shè)計(jì)了一種適用于自主正向反熔絲FPGA電路的多標(biāo)準(zhǔn)IO電路，使用設(shè)計(jì)、仿真工具對(duì)電路進(jìn)行功能和時(shí)序上的仿真驗(yàn)證，然后經(jīng)過優(yōu)化設(shè)計(jì)。仿真結(jié)果顯示，IO模塊在各個(gè)電平模式下功能正常，參數(shù)符合要求。此電路的設(shè)計(jì)為后續(xù)設(shè)計(jì)大規(guī)模反熔絲FPGA多標(biāo)準(zhǔn)IO電路積累了經(jīng)驗(yàn)。

[1]朱明程，熊元姣.ACTEL數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成技術(shù)[M].北京:清華大學(xué)出版社，2004：7.

[2]楊常雷，朱明程.新型FPGA的I/O接口原理及關(guān)鍵技術(shù)[J].中國(guó)集成電路,2005,(05):40-43.

[3]郭濱.FPGA中的多標(biāo)準(zhǔn)IO端口設(shè)計(jì)[J].微處理機(jī),2015, (1):7-9.

Design of Multi-Level IO Ports for Antifuse FPGA

LIN Xuhui,CAO Liang,MA Jinlong,WANG Dong
（China Electronics Technology Croup Corporation No.58 Research Institute,Wuxi 214072,China）

In the article,a multi-level IO ports module for antifuse FPGA is designed.Bu using the IO ports user defined signal is imported to realize expected function and the internal signal is exported to external pin.IO portsmodule also enables the conversion between internal voltage and the external,drives the external chip,and tests function of the FPGA.Level standards can be configured to meet specific needs.Each IO structure on FPGA can be configured asan input,output,tri-state outputor bidirectionalpin.

antifuse;FPGA;IOstandard

TN402

A

1681-1070（2017）08-0013-03

藺旭輝（1990—），男，畢業(yè)于蘭州大學(xué)，現(xiàn)主要從事于超大規(guī)模集成電路、反熔絲型FPGA等方向的研究和設(shè)計(jì)工作。

2017-3-31