呂江萍，陳超，胡巧云

（中國兵器工業(yè)第214研究所，江蘇蘇州215163）

超深亞微米數(shù)字集成電路版圖驗(yàn)證技術(shù)

呂江萍，陳超，胡巧云

（中國兵器工業(yè)第214研究所，江蘇蘇州215163）

在超深亞微米工藝中，數(shù)字集成電路版圖設(shè)計(jì)由以前簡單的物理驗(yàn)證進(jìn)入到復(fù)雜的版圖驗(yàn)證階段。版圖驗(yàn)證包含時(shí)序驗(yàn)證、形式驗(yàn)證和物理驗(yàn)證。時(shí)序驗(yàn)證進(jìn)行電壓降分析和時(shí)序分析，確保時(shí)序收斂；形式驗(yàn)證進(jìn)行兩個(gè)網(wǎng)表的邏輯等效檢查；物理驗(yàn)證進(jìn)行可制造性、可靠性和設(shè)計(jì)規(guī)則檢查，確保版圖符合可制造性工藝規(guī)則和電路規(guī)則。三種驗(yàn)證技術(shù)共同指導(dǎo)并約束著數(shù)字集成電路的物理實(shí)現(xiàn)，靈活配置相關(guān)版圖驗(yàn)證技術(shù)可進(jìn)一步加快版圖驗(yàn)證的進(jìn)度。

超深亞微米；版圖驗(yàn)證；時(shí)序驗(yàn)證；形式驗(yàn)證

1 引言

隨著半導(dǎo)體工業(yè)進(jìn)入到超深亞微米時(shí)代，工藝越來越復(fù)雜，數(shù)字集成電路設(shè)計(jì)規(guī)模越來越大，導(dǎo)致在版圖設(shè)計(jì)過程中未知的、不可控的因素逐漸增多，遇到了大量的時(shí)序、信號完整性、可制造性和可靠性等方面的問題，必須要做大量的版圖驗(yàn)證工作來確保版圖綜合設(shè)計(jì)的正確性[1]。版圖驗(yàn)證工作已經(jīng)占據(jù)整個(gè)設(shè)計(jì)周期的大量時(shí)間，驗(yàn)證工作逐漸成為制約產(chǎn)品快速上市的瓶頸。因此，在超深亞微米工藝中，版圖設(shè)計(jì)由以前的重版圖綜合設(shè)計(jì)階段進(jìn)入到重版圖驗(yàn)證階段，由簡單的物理驗(yàn)證進(jìn)入到復(fù)雜的物理驗(yàn)證階段，研究版圖驗(yàn)證技術(shù)顯得十分重要[2]。

2 版圖設(shè)計(jì)流程

數(shù)字集成電路版圖設(shè)計(jì)包括版圖綜合和版圖驗(yàn)證，圖1為數(shù)字集成電路版圖設(shè)計(jì)的典型流程，版圖綜合設(shè)計(jì)利用EDA軟件如Synopsys的ICC（IC compile）綜合軟件進(jìn)行，先讀入前端提供的門級網(wǎng)表和時(shí)序約束文件，之后進(jìn)行布局、時(shí)鐘樹、布線等設(shè)計(jì)就可以完成版圖綜合設(shè)計(jì)。版圖驗(yàn)證包含時(shí)序驗(yàn)證、形式驗(yàn)證和物理驗(yàn)證，通過對版圖進(jìn)行時(shí)序驗(yàn)證、形式驗(yàn)證來確保版圖綜合設(shè)計(jì)的正確性，如果不滿足要求就需要重新進(jìn)行版圖綜合設(shè)計(jì)再來進(jìn)行驗(yàn)證，往往需要多次反復(fù)，直至滿足約束條件為止，之后在Cadence的Virtuoso版圖編輯軟件上對全芯片版圖（包含IO）采用Calibre軟件進(jìn)行物理驗(yàn)證，如可制造性、可靠性、DRC、LVS等檢查，確保版圖符合可制造、可靠性和電路等規(guī)則。芯片在全部通過版圖驗(yàn)證后才能輸出GDS數(shù)據(jù)進(jìn)行制版流片[3]。在超深亞微米工藝中，版圖驗(yàn)證時(shí)間和復(fù)雜度大幅度增加，逐漸成為制約產(chǎn)品快速上市的瓶頸之一。

圖1 典型數(shù)字集成電路版圖設(shè)計(jì)流程

3 時(shí)序驗(yàn)證

時(shí)鐘信號是數(shù)字集成電路中數(shù)據(jù)傳輸?shù)幕鶞?zhǔn)，它對于同步數(shù)字系統(tǒng)的功能、性能和穩(wěn)定性起決定性作用，因此，在版圖綜合設(shè)計(jì)過程中，時(shí)序驗(yàn)證是最重要的工作，貫穿到布局、時(shí)鐘樹綜合、布線等過程；時(shí)序驗(yàn)證分析可能影響時(shí)序不收斂的因素如電壓降、時(shí)鐘樹等，確保時(shí)序收斂。

3.1 電壓降分析

電壓降（IR Drop）分析可以用來衡量電源供電設(shè)計(jì)的好壞。由于芯片內(nèi)部供電網(wǎng)絡(luò)中寄生參數(shù)（電阻、電容、電感）的存在，導(dǎo)致電源從Power PAD接口到達(dá)芯片內(nèi)部各點(diǎn)的電勢不同，其差值稱為電壓降。過大的電壓降會(huì)引起時(shí)鐘的偏差增大和時(shí)序違例。一般5%的電壓降會(huì)增大10%~15%的線延遲，延遲值的增加會(huì)造成時(shí)序違例，引起setup和hold違例，導(dǎo)致芯片主頻的降低，甚至產(chǎn)生功能失效。

當(dāng)對電源布局和布線設(shè)計(jì)完成之后，就必須對電壓降進(jìn)行分析。使設(shè)計(jì)的電源布局符合電源預(yù)算規(guī)劃，更重要的是要保證不會(huì)對時(shí)序產(chǎn)生違例影響。

圖2 電壓降分析設(shè)置及芯片電壓降分析示意圖

采用IC Compiler設(shè)計(jì)軟件中的analyze rail選項(xiàng)可以很方便地進(jìn)行電壓降分析，如圖2中左邊是電壓降分析的設(shè)置界面，選擇Voltage drop analysis選項(xiàng)，設(shè)置電源節(jié)點(diǎn)等參數(shù)，電壓降分析的結(jié)果如右邊所示，它可以通過一定的顏色層次形象地表達(dá)，越往芯片中心的IR drop越大，最大的結(jié)果必須小于設(shè)計(jì)要求值。如不滿足要求，可通過增加供電電源數(shù)目、增大供電網(wǎng)絡(luò)寬度、增加供電網(wǎng)絡(luò)密度等措施進(jìn)行改善。

3.2 時(shí)序分析

時(shí)序分析（Timing Analysis）貫穿于設(shè)計(jì)過程的各個(gè)階段：從RTL邏輯綜合到版圖布局、時(shí)鐘樹綜合、布線等，每一次分析的目的都是為了檢查當(dāng)前的設(shè)計(jì)結(jié)果是否滿足設(shè)計(jì)的約束條件，包括靜態(tài)時(shí)序分析STA（Static Timing Analysis）和動(dòng)態(tài)時(shí)序分析DTA（Dynamic Timing Analysis）。

靜態(tài)時(shí)序分析(STA)根據(jù)設(shè)計(jì)規(guī)范的要求通過檢查所有可能路徑的時(shí)序，不需要通過仿真或測試向量就可以有效覆蓋門級網(wǎng)表中的每一條路徑，在同步電路設(shè)計(jì)中快速找出時(shí)序上的異常。靜態(tài)時(shí)序分析可識別的時(shí)序故障包括：建立/保持和恢復(fù)/移除檢查(包括反向建立/保持)、最小和最大跳變、時(shí)鐘脈沖寬度和時(shí)鐘畸變、門級時(shí)鐘的瞬時(shí)脈沖檢測、總線競爭與總線懸浮錯(cuò)誤、不受約束的邏輯通道，還能計(jì)算經(jīng)過導(dǎo)通晶體管、傳輸門和雙向鎖存的延遲，并能自動(dòng)對關(guān)鍵路徑、約束性沖突、異步時(shí)鐘域和某些瓶頸邏輯進(jìn)行識別與分類。

動(dòng)態(tài)時(shí)序分析主要指的是門級（或?qū)Π鎴D參數(shù)提取結(jié)果）仿真。這種方法主要應(yīng)用在異步邏輯、多周期路徑、錯(cuò)誤路徑的驗(yàn)證中。隨著設(shè)計(jì)向130 nm以下的工藝發(fā)展，只用靜態(tài)分析工具將無法精確驗(yàn)證串?dāng)_等動(dòng)態(tài)效應(yīng)。通過動(dòng)態(tài)時(shí)序分析與靜態(tài)時(shí)序分析相結(jié)合可以驗(yàn)證時(shí)序邏輯的建立－保持時(shí)間，并利用動(dòng)態(tài)技術(shù)來解決串?dāng)_效應(yīng)、動(dòng)態(tài)模擬時(shí)鐘網(wǎng)絡(luò)。

4 形式驗(yàn)證

在版圖綜合設(shè)計(jì)完成滿足時(shí)序約束條件后，進(jìn)行形式驗(yàn)證。從RTL網(wǎng)表到門級網(wǎng)表，不僅在邏輯綜合階段，設(shè)計(jì)優(yōu)化過程會(huì)對網(wǎng)表做出更新，在物理設(shè)計(jì)階段門級網(wǎng)表也是處于不斷優(yōu)化的過程當(dāng)中，在掃描鏈插入、時(shí)鐘樹綜合、優(yōu)化、人工網(wǎng)表編輯等之后，在流程的每一階段都能在門級維持完整的功能等效，因此，形式驗(yàn)證變得相當(dāng)重要。

4.1 形式驗(yàn)證

形式驗(yàn)證(Formality Verification)是一種等效性檢測工具，用來判斷一個(gè)設(shè)計(jì)的兩個(gè)版本在功能上是否等效。主要包括兩部分：一是等價(jià)性檢查（equivalence checking），二是模型檢查（model checking）。等價(jià)性檢查主要是檢查兩個(gè)門級網(wǎng)表（gate-level netlist）之間是否一致，保證網(wǎng)表處理后不會(huì)改變電路的功能，保證網(wǎng)表能正確地實(shí)現(xiàn)RTL代碼所描述的功能。這種方法主要是用來尋找實(shí)現(xiàn)（implementation）中的缺陷，而不是設(shè)計(jì)中的缺陷。模型檢查主要是檢查RTL代碼是否滿足規(guī)范中規(guī)定的一些特性（properties）。在規(guī)定這些特性時(shí)一般使用特性規(guī)范語言（Properties Specification Languages），有的也使用基于斷言的驗(yàn)證語言。由于這種方法可以在不需要仿真的前提下檢查設(shè)計(jì)中所有可能出現(xiàn)的情況是否滿足規(guī)定的特性，所以使用這種方法不會(huì)遺漏任何的邊界情況（corner-case）。

4.2 ECO驗(yàn)證

由于物理設(shè)計(jì)周期很長，當(dāng)發(fā)現(xiàn)設(shè)計(jì)問題，如果RTL網(wǎng)表和門級網(wǎng)表改變較小，在設(shè)計(jì)的后期階段，可以通過工程改變命令（ECO，engineering change order）的方法對布局和布線做局部更新，采用遞增式的ECO，添加新的邏輯門，改變相應(yīng)的連線，還可以手動(dòng)修改錯(cuò)誤的邏輯信號之間的連線，以達(dá)到快速通過驗(yàn)證的目的。

5 物理驗(yàn)證

物理驗(yàn)證除了傳統(tǒng)的設(shè)計(jì)規(guī)則檢查外，對于超深亞微米工藝，由于芯片特征尺寸不到光源波長的四分之一，造成圖形在轉(zhuǎn)移、光刻中由于光學(xué)鄰近效應(yīng)的影響出現(xiàn)比較大的偏差，需要進(jìn)行可制造性設(shè)計(jì)來提高芯片良率。同時(shí)隨著芯片功能的不斷增多，芯片采用更低的電壓、功耗，對時(shí)鐘頻率和電源、信號完整性等有更多的要求，需要采用可靠性設(shè)計(jì)來提高芯片的可靠性。因此物理驗(yàn)證包含的內(nèi)容很多，對可制造性、可靠性檢查也越來越重視，一般采用Calibre軟件進(jìn)行可制造性、可靠性和設(shè)計(jì)規(guī)則檢查，確保版圖符合可制造、可靠性和電路等規(guī)則。

5.1 可制造性檢查

可制造性檢查（design for manufacturing，DFM）包含版圖適印性驗(yàn)證、天線效應(yīng)檢查、金屬密度檢查等。在超深亞微米工藝中，圖形生成幾乎是在分辨率極限下進(jìn)行的，而晶體管數(shù)量則以指數(shù)增長。當(dāng)光刻圖形生成被推向極限時(shí)，僅一個(gè)單一的缺陷就可能導(dǎo)致一片含有數(shù)百萬個(gè)晶體管的芯片失效，為保證圖形從版圖到工藝加工的有效轉(zhuǎn)移，提高版圖適印性，控制參數(shù)偏差以實(shí)現(xiàn)芯片制造的可重復(fù)性、高成品率以及高成本效益，因此可制造性檢查十分重要。

5.1.1 版圖適印性驗(yàn)證

版圖適印性驗(yàn)證（layout printability verification，LPV）用于對光學(xué)鄰近效應(yīng)修正的版圖進(jìn)行全芯片工藝仿真，旨在解決版圖的適印性問題。進(jìn)入超深亞微米工藝以后，集成電路的特征尺寸接近曝光系統(tǒng)的理論分辨率極限，光刻后硅圓片表面成像產(chǎn)生明顯的畸變，導(dǎo)致光刻圖形質(zhì)量的嚴(yán)重下降，導(dǎo)致設(shè)計(jì)線寬與最終轉(zhuǎn)印的線寬之間出現(xiàn)偏差。因此，版圖適印性驗(yàn)證采用分辨率增強(qiáng)技術(shù)，考慮圖形鄰近效應(yīng)會(huì)造成的失真，對版圖設(shè)計(jì)圖形進(jìn)行修改，達(dá)到提高圖形轉(zhuǎn)移質(zhì)量的目的，滿足可制造性設(shè)計(jì)規(guī)則，減小器件和互連線的參數(shù)偏差。

5.1.2 天線效應(yīng)檢查

天線效應(yīng)(antenna effect)由版圖結(jié)構(gòu)引起，在CMOS制造的中間步驟引起成品率和可靠性的問題。在深亞微米工藝制作中，當(dāng)金屬互聯(lián)線上的靜態(tài)電荷過量積累和放電，使得有電流通過CMOS的柵極時(shí)，相對于柵極的面積，如果與柵極直接相連的或者通過下一層連接到柵極的電容面積比率很大時(shí)，放電可以影響到柵氧化層的性能，有可能損壞、嚴(yán)重時(shí)使芯片失效，這種現(xiàn)象稱為“天線效應(yīng)”。在版圖綜合設(shè)計(jì)布線過程中，調(diào)用天線規(guī)則進(jìn)行布線，一般采用改變布線順序、插入天線二極管和插入跳線等方法，使版圖布線滿足天線要求，綜合設(shè)計(jì)完成后，進(jìn)行天線效應(yīng)檢查，再次確認(rèn)版圖布線符合天線規(guī)則要求。

5.2 可靠性檢查

特征尺寸的縮小以及制造過程中的偏差引起了越來越多的可靠性問題，如電路功耗、電流密度、ESD等，通過可靠性檢查排除不良設(shè)計(jì)對電路的影響，確保設(shè)計(jì)滿足可靠性準(zhǔn)則要求。

5.2.1 功耗分析

電路功耗決定了芯片的工作溫度和電路的可靠性，因此功耗分析就成了不可缺少的重要步驟，版圖設(shè)計(jì)時(shí)主要進(jìn)行動(dòng)態(tài)功耗分析，分析結(jié)果體現(xiàn)了芯片的能耗大小、芯片內(nèi)部電壓降和電流的分布，也反映了芯片工作穩(wěn)定的程度，因此我們需要將芯片的功耗、壓降、電遷移等參數(shù)控制在合適的范圍內(nèi)。電源網(wǎng)絡(luò)設(shè)計(jì)為芯片的供電提供可靠的保障，而功耗分析對其規(guī)劃方案的最終結(jié)果進(jìn)行檢查及分析。功耗分析的結(jié)果不僅要符合電源預(yù)算規(guī)劃，而且要保證不會(huì)對時(shí)序產(chǎn)生違例影響。

采用IC Compiler設(shè)計(jì)軟件中的Analyze Power Network選項(xiàng)進(jìn)行功耗分析，如圖3中，左邊是功耗分析的設(shè)置界面，可設(shè)置需要分析的電源節(jié)點(diǎn)、電源電壓、功耗大小等，功耗分析的結(jié)果如右邊所示，可以通過不同的顏色層次而形象地表達(dá)功耗大小，如不滿足要求，可通過分散布局功耗較大的物理單元、降低物理單元傳輸時(shí)間、采用漏電小的標(biāo)準(zhǔn)單元等措施進(jìn)行改善。

圖3 功耗分析設(shè)置及芯片功耗分析示意圖

5.2.2 電遷移分析

電遷移是由于過大的電流使金屬線斷裂引起電路失效的現(xiàn)象，對于作為互連線的金屬層來說，所能允許流過的最大電流是有一定限度的。在納米工藝下，隨著線條越來越細(xì)，更容易受到電遷移的影響，電遷移分析的目的是使芯片不因過大的電流使金屬連線斷裂，導(dǎo)致芯片失效。采用IC Compiler設(shè)計(jì)軟件中的analyze rail選項(xiàng)進(jìn)行電遷移分析，圖2中可進(jìn)行電遷移分析的設(shè)置，選擇Electromigration analysis選項(xiàng)，設(shè)置電源節(jié)點(diǎn)等參數(shù)，分析結(jié)果如不滿足要求，可通過增加電源金屬線寬、增加電源條線、采用承受電流密度更大的厚層金屬進(jìn)行電源網(wǎng)絡(luò)設(shè)計(jì)等措施改善。

5.3 設(shè)計(jì)規(guī)則檢查

設(shè)計(jì)規(guī)則檢查包括幾何設(shè)計(jì)規(guī)則檢查（DRC，design rule check）與電路版圖一致性規(guī)則檢查（LVS， layout versus schematic），是基礎(chǔ)的檢查，通過規(guī)則檢查是版圖設(shè)計(jì)的最低要求，是版圖流片成功的重要保障。

5.3.1 幾何設(shè)計(jì)規(guī)則檢查

幾何設(shè)計(jì)規(guī)則檢查的主要目的是檢查版圖中各掩模相關(guān)層上圖形的各種尺寸，保證無一違反設(shè)計(jì)規(guī)則。晶圓代工廠對各自不同工藝參數(shù)制定出滿足芯片制造良率的同一工藝層及不同工藝層之間幾何尺寸的最小值，這些最小值規(guī)劃的集合就是版圖設(shè)計(jì)規(guī)則。在超大規(guī)模數(shù)字IC中，在版圖編輯的過程中很難避免設(shè)計(jì)錯(cuò)誤，因此首先檢查芯片頂層的圖層尺寸，不檢查標(biāo)準(zhǔn)單元，減小檢查版圖數(shù)據(jù)，加快檢查速度，當(dāng)完成頂層檢查后，再進(jìn)行最終包含標(biāo)準(zhǔn)單元的檢查，根據(jù)軟件提示進(jìn)行修改，直至版圖滿足所有設(shè)計(jì)規(guī)則為止，提高了芯片的驗(yàn)證速度。

5.3.2 電路版圖一致性規(guī)則檢查

電路版圖一致性規(guī)則檢查是把從版圖所提取的電路網(wǎng)表與原設(shè)計(jì)的電路網(wǎng)表進(jìn)行比對，檢查兩者在結(jié)構(gòu)上是否一致，檢查內(nèi)容主要包含連接關(guān)系和器件類型尺寸是否一致。檢查過程利用EDA工具，首先根據(jù)LVS提取規(guī)則，從版圖中抽取出版圖所確定的網(wǎng)表文件，然后將抽取出的網(wǎng)表文件與電路網(wǎng)表文件進(jìn)行比較，如果兩個(gè)網(wǎng)表的電路連接關(guān)系和器件完全一致則通過LVS檢查。反之，說明版圖存在與電路不一致的地方，需要進(jìn)行檢查并加以處理或修改更正。對于超大規(guī)模數(shù)字IC芯片設(shè)計(jì)時(shí)，采用分層次的檢查方法，即在底層完成標(biāo)準(zhǔn)單元和模塊的LVS檢查，最后回到設(shè)計(jì)的頂層，對頂層設(shè)計(jì)進(jìn)行檢查，縮短了芯片的LVS檢查時(shí)間。

6 結(jié)論

在基于0.13 μm的某低功耗SoC芯片設(shè)計(jì)中，電路工作電壓1.2 V，頻率250 MHz，電路功耗要求小于30 mW,電壓降要求小于60 mV。針對電路低壓低功耗高頻的特點(diǎn)，在時(shí)序驗(yàn)證時(shí)重點(diǎn)對電壓降進(jìn)行分析，通過增加供電電源數(shù)目、增大供電網(wǎng)絡(luò)寬度、增加供電網(wǎng)絡(luò)密度等措施降低電壓降，同時(shí)對高頻時(shí)鐘進(jìn)行完整性檢查，降低串?dāng)_，并在布線時(shí)考慮可制造性設(shè)計(jì)規(guī)則，采用遞增式的ECO，添加新的邏輯門和改變相應(yīng)的連線，進(jìn)行快速驗(yàn)證；在功耗分析時(shí)通過分散布局功耗較大的物理單元、降低物理單元傳輸時(shí)間、采用漏電小的標(biāo)準(zhǔn)單元等措施進(jìn)行改善；在LVS驗(yàn)證時(shí)采用分層次的檢查方法，即在底層完成標(biāo)準(zhǔn)單元和模塊的LVS檢查，最后回到設(shè)計(jì)的頂層，對頂層設(shè)計(jì)進(jìn)行檢查，縮短了芯片的LVS檢查時(shí)間，從而大大縮短了版圖驗(yàn)證時(shí)間，提高了設(shè)計(jì)效率。最終芯片版圖見圖4，面積2.5 mm×2.2 mm，通過了后仿真，仿真結(jié)果滿足了設(shè)計(jì)要求。

圖4 某SoC芯片版圖

總之，超深亞微米工藝后，版圖設(shè)計(jì)由以前的重版圖綜合設(shè)計(jì)階段進(jìn)入到重版圖驗(yàn)證階段，由簡單的物理驗(yàn)證進(jìn)入到復(fù)雜的物理驗(yàn)證階段。時(shí)序驗(yàn)證、形式驗(yàn)證和物理驗(yàn)證看似三類不同性質(zhì)的工作，但它們緊密相關(guān)，互為依賴，共同約束著數(shù)字集成電路的物理實(shí)現(xiàn)。一般基于超深亞微米數(shù)字集成電路版圖設(shè)計(jì)都應(yīng)該進(jìn)行上述三種驗(yàn)證工作，但有些可根據(jù)設(shè)計(jì)的難易程度以及設(shè)計(jì)經(jīng)驗(yàn)進(jìn)行簡單的時(shí)序驗(yàn)證、物理驗(yàn)證，或者省略其中的某些驗(yàn)證，如在0.18 μm及以上工藝，噪聲問題不明顯，且當(dāng)芯片的主頻不高時(shí)，可以不進(jìn)行信號完整性時(shí)序檢查；在0.13 μm及以上工藝條件下，不用多模式多端角做時(shí)序檢查；而當(dāng)設(shè)計(jì)不關(guān)心功耗、并對自己的電源網(wǎng)絡(luò)設(shè)計(jì)有著十足的信心時(shí)，也可以不進(jìn)行功耗分析?？梢哉f版圖驗(yàn)證工作越來越復(fù)雜，越來越具有挑戰(zhàn)性，如何靈活配置相關(guān)版圖驗(yàn)證技術(shù)、加快版圖驗(yàn)證的進(jìn)度同樣值得我們?nèi)パ芯俊?/p>

[1]王仁平，何明華，魏榕山.基于MCU的SoC芯片版圖與驗(yàn)證[J].福州大學(xué)學(xué)報(bào)（自然科學(xué)版），2011，8.

[2]陳春章，艾霞，王國雄.數(shù)字集成電路物理設(shè)計(jì)[M].北京：科學(xué)出版社，2008.

[3]Sandip Kundu，Aswin Sreedhar.納米級CMOS超大規(guī)模集成電路可制造性設(shè)計(jì)[M].王昱陽，謝文遨，譯.北京：科學(xué)出版社，2014.

Layout Verification Technologies for SDSM Digital ICs

LV Jiangping,CHEN Chao,HU Qiaoyun
（East China Institute of Photoelectric Integrated Device,Suzhou 215163,China）

The layout design technology in SDSM digital ICs has evolved from simple physical verification to complicated layout verification.Layout verification consists of timing verification,formal verification and physical verification.The timing verification performs IR Drop analysis and timing analysis and ensures clock convergence.The formality verification performsequivalence checking oftwo net-lists.The physicalverification performs DFM,reliability and design rule check and ensuresthatthe layoutcomplieswith DFMrule and electric circuitrule.The verification technologiesjointly guide and controlthe physicalrealization ofdigitalICs.Flexibly selection and collocation oflayoutverification technologiesimprovelayoutverification efficiency.

SDSM(super deep sub-mircon);layoutverification;timing analysis;formality verification

TN402

A

1681-1070（2017）08-0016-05

呂江萍（1971—），男，安徽桐城人，高級工程師，從事半導(dǎo)體集成電路設(shè)計(jì)工作。

2017-4-27