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        一種超寬帶等效采樣接收機(jī)的設(shè)計(jì)與實(shí)現(xiàn)

        2017-03-12 06:42:23吳兵夏浩淼李武建
        關(guān)鍵詞:超寬帶延時(shí)接收機(jī)

        吳兵, 夏浩淼, 李武建

        (中國(guó)電子科技集團(tuán)公司第三十八研究所, 安徽合肥 230088)

        0 引言

        脈沖超寬帶雷達(dá)有著固有的高距離分辨率及良好的穿透特性,可實(shí)現(xiàn)對(duì)非金屬障礙物后面隱藏目標(biāo)的探測(cè)和定位,在軍事、反恐、安檢、救災(zāi)和醫(yī)療等領(lǐng)域有著重大的應(yīng)用前景[1-2]。脈沖超寬帶雷達(dá)信號(hào)的脈寬一般在納秒以下,信號(hào)帶寬一般大于2 GHz,直接數(shù)字化會(huì)對(duì)ADC器件的采樣率提出極高的要求,接收機(jī)硬件電路的設(shè)計(jì)與制作十分困難,成本昂貴。當(dāng)前普遍采用的方法是根據(jù)回波信號(hào)在一段時(shí)間內(nèi)呈準(zhǔn)靜態(tài)及周期性的特點(diǎn),采用等效時(shí)間采樣原理實(shí)現(xiàn)對(duì)超寬帶信號(hào)的數(shù)據(jù)采集,從而大大降低采樣率[3-4]。

        等效采樣方法主要有兩種:順序等效采樣和隨機(jī)等效采樣[5]。順序等效采樣是每個(gè)觸發(fā)后經(jīng)過(guò)一個(gè)微小而確定的延遲就采集一個(gè)樣值。當(dāng)下一次觸發(fā)到來(lái)時(shí),延遲增加一段小的增量Δt,該增量就是等效采樣的周期,再采集一個(gè)樣值。該過(guò)程重復(fù)多次,延時(shí)不斷累加,直到填滿整個(gè)時(shí)間窗口。隨機(jī)采樣是通過(guò)精心設(shè)計(jì)觸發(fā)信號(hào)周期和采樣時(shí)鐘周期之間的比例關(guān)系,一般為互質(zhì)數(shù),使采樣孔徑能夠在多次采樣后遍歷波形上的興趣點(diǎn),再進(jìn)行數(shù)據(jù)重排以達(dá)到波形重構(gòu)[6]。

        當(dāng)前順序等效采樣和隨機(jī)等效采樣方法都存在一個(gè)共同的問(wèn)題,就是數(shù)據(jù)的模糊與重組。對(duì)于順序等效采樣,普遍的做法是不斷改變采樣時(shí)鐘的相位以達(dá)到數(shù)據(jù)延時(shí)的效果,這必然會(huì)帶來(lái)采樣時(shí)鐘對(duì)觸發(fā)信號(hào)的亞穩(wěn)態(tài)時(shí)序,使得順序等效采樣的第一個(gè)數(shù)據(jù)點(diǎn)難以定位,必須通過(guò)離線或在線的方法來(lái)輔助校正,增加了軟硬件復(fù)雜度。對(duì)于隨機(jī)等效采樣,準(zhǔn)確測(cè)量每次信號(hào)觸發(fā)時(shí)刻與ADC第一個(gè)采樣時(shí)鐘的時(shí)間差也是難點(diǎn),同樣使第一個(gè)數(shù)據(jù)采樣點(diǎn)難以定位,必須增加校正手段。

        本文提出了一種改進(jìn)型的順序等效采樣方法,基于FPGA內(nèi)置的輸出延時(shí)線來(lái)控制波形發(fā)射觸發(fā)信號(hào),使發(fā)射波形實(shí)現(xiàn)真時(shí)延調(diào)整,從而控制回波的時(shí)延變化。再基于大帶寬采樣保持器和高速ADC器件,在FPGA內(nèi)完成數(shù)據(jù)重排與平均積累處理,實(shí)現(xiàn)超寬帶信號(hào)的等效采樣。

        1 改進(jìn)型的順序等效采樣

        對(duì)傳統(tǒng)的順序等效采樣方法進(jìn)行兩方面優(yōu)化:一是在一個(gè)發(fā)射觸發(fā)周期內(nèi)采集多個(gè)樣點(diǎn),縮減復(fù)原信號(hào)所需要的時(shí)間,同時(shí)減少延時(shí)單元的級(jí)數(shù);二是以延時(shí)信號(hào)來(lái)代替延時(shí)時(shí)鐘,以消除時(shí)鐘鎖定死時(shí)間、軟件時(shí)序重啟以及時(shí)鐘周期性模糊等一系列問(wèn)題。改進(jìn)型的順序等效采樣原理如圖1所示。

        圖1 改進(jìn)型順序等效采樣原理框圖

        取可控單位延時(shí)Δt為TADC/n,其中TADC為ADC的采樣時(shí)鐘周期,n為等效采樣次數(shù)。在第一個(gè)發(fā)射觸發(fā)時(shí),F(xiàn)PGA輸出發(fā)射觸發(fā)信號(hào)的延時(shí)為0·Δt,采集一組計(jì)m個(gè)數(shù)據(jù),記為

        S0=[S(TADC),S(2TADC),S(3TADC),…,

        S(mTADC)]

        (1)

        在第二個(gè)發(fā)射觸發(fā)時(shí), FPGA輸出發(fā)射觸發(fā)信號(hào)的延時(shí)為1·Δt,采集一組計(jì)m個(gè)數(shù)據(jù),記為

        S1=[S(TADC-Δt),S(2TADC-Δt),

        S(3TADC-Δt),…,S(mTADC-Δt)]

        (2)

        在第n個(gè)發(fā)射觸發(fā)時(shí), FPGA輸出發(fā)射觸發(fā)信號(hào)的延時(shí)為(n-1)·Δt,采集一組計(jì)m個(gè)數(shù)據(jù),記為

        Sn-1=[S(TADC-(n-1)Δt),S(2TADC-(n-1)Δt),

        S(3TADC-(n-1)Δt),…,S(mTADC-(n-1)Δt)] (3)

        將這n組數(shù)據(jù)在時(shí)域上重新組合,代入Δt=TADC/n,即可恢復(fù)出正確的時(shí)域波形:S=[S((1/n)TADC),S((2/n)TADC),S((3/n)TADC),…,

        S(((m·n)/n)TADC)]

        (4)

        由式(4)可知,數(shù)據(jù)的采樣間隔變?yōu)門ADC/n,等效采樣率提升了n倍。

        2 接收機(jī)實(shí)現(xiàn)方案

        接收機(jī)系統(tǒng)主要由接收前端、數(shù)字接收機(jī)和低相噪時(shí)鐘源組成。接收前端輸入天線接收的回波信號(hào),低噪聲放大至功率合適的電平后送給數(shù)字接收機(jī)。數(shù)字接收機(jī)基于采樣保持器(S/H)+ADC+FPGA的實(shí)現(xiàn)架構(gòu),對(duì)模擬回波信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換、積累平均和數(shù)據(jù)緩存重組,再將數(shù)據(jù)送給信號(hào)處理板進(jìn)行雷達(dá)信號(hào)處理;同時(shí)生成延時(shí)可控的發(fā)射觸發(fā)信號(hào)給窄脈沖產(chǎn)生模塊,用以控制發(fā)射脈沖的延時(shí)。低相噪時(shí)鐘源用來(lái)產(chǎn)生S/H和ADC的低抖動(dòng)采樣時(shí)鐘以及FPGA的工作時(shí)鐘,給整機(jī)提供統(tǒng)一的時(shí)鐘參考。

        圖2 接收機(jī)系統(tǒng)框圖

        Xilinx公司的FPGA具有大量的I/O延時(shí)調(diào)整單元,非常適用于產(chǎn)生延時(shí)可控的發(fā)射觸發(fā)信號(hào)。使用帶輸出延時(shí)功能的FPGA管腳,系統(tǒng)硬件上可省去高精度延時(shí)芯片及相關(guān)外設(shè)電路,簡(jiǎn)化了電路設(shè)計(jì)。當(dāng)FPGA參考時(shí)鐘為200MHz時(shí),F(xiàn)PGA內(nèi)置延時(shí)線延時(shí)最小步進(jìn)為1/(64·200MHz)=78.125ps,延時(shí)調(diào)整值為(0~31)·78.125ps。78.125ps對(duì)應(yīng)的等效采樣率為12.8GS/s,等效采樣次數(shù)為32,故ADC的采樣率為12.8 (GS/s)/32=400MS/s。

        3 定時(shí)誤差分析

        對(duì)于等效采樣,恢復(fù)波形的精度主要取決于采樣定時(shí)誤差。本系統(tǒng)中的采樣定時(shí)誤差主要由以下幾方面組成:

        1)S/H采樣時(shí)鐘的抖動(dòng)Tj_SH

        S/H采樣時(shí)鐘的抖動(dòng)主要取決于采樣時(shí)鐘源的相噪指標(biāo)和時(shí)鐘管理模塊的附加抖動(dòng),降低該抖動(dòng)需要采用相噪超低的晶振或原子鐘作參考,選用低附加抖動(dòng)的時(shí)鐘管理芯片。

        2) 發(fā)射觸發(fā)的延時(shí)抖動(dòng)Tj_trig

        發(fā)射觸發(fā)的延時(shí)抖動(dòng)主要來(lái)源于FPGA內(nèi)置延時(shí)線和高速驅(qū)動(dòng)接口的時(shí)序抖動(dòng)誤差,取決于硬件電路的輸出附加抖動(dòng)指標(biāo),受溫度和濕度等環(huán)境因素影響較大。在精度要求較高的應(yīng)用場(chǎng)合,需要對(duì)系統(tǒng)添加輔助的環(huán)控裝置。

        3) 各周期間發(fā)射信號(hào)相對(duì)于發(fā)射觸發(fā)的抖動(dòng)Tj_trans

        可等效為發(fā)射波形的定時(shí)觸發(fā)抖動(dòng),其主要取決于波形產(chǎn)生模塊中定時(shí)觸發(fā)電路的精度和穩(wěn)定性。

        以上3種定時(shí)誤差可以統(tǒng)一等效為采樣時(shí)鐘抖動(dòng)Tjitter。通常認(rèn)為時(shí)鐘抖動(dòng)噪聲互不相關(guān),且服從高斯分布,則

        (5)

        在S頻段以上的射頻采樣系統(tǒng)中,采樣輸出信號(hào)的信噪比(SNR)主要受限于時(shí)鐘抖動(dòng)[7]。Tjitter對(duì)SNR的限制如下:

        SNR=-20 lg(2·π·fin·Tjitter)

        (6)

        式中,fin為輸入信號(hào)頻率。fin=6 GHz,期望SNR≥40 dB時(shí),Tjitter≤0.27 ps;fin=6 GHz,期望SNR≥30 dB時(shí),Tjitter≤0.83 ps;fin=6 GHz,期望SNR≥20 dB時(shí),Tjitter≤2.67 ps。

        如需達(dá)到40 dB的采樣信噪比,要求3種定時(shí)誤差的總抖動(dòng)要小于0.27 ps,這在工程上很難實(shí)現(xiàn),即使能達(dá)到該要求,也是以極其昂貴的時(shí)鐘源和信號(hào)產(chǎn)生及定時(shí)定路為代價(jià)的。為了降低時(shí)鐘抖動(dòng)要求,工程應(yīng)用中通常采用多周期數(shù)據(jù)積累平均的方法來(lái)提升信噪比。依據(jù)常規(guī)元器件工藝水平,總定時(shí)誤差為0.5~1 ps,數(shù)據(jù)積累平均前所能達(dá)到的最高信噪比約為30 dB。

        4 硬件實(shí)現(xiàn)

        4.1 接收前端

        脈沖超寬帶雷達(dá)的障礙物直接反射雜波與近端目標(biāo)回波是疊加在一起的,為了避免雜波對(duì)接收機(jī)前端飽和以至于影響近端回波的接收,需要在低噪放之前利用數(shù)控衰減器對(duì)雜波進(jìn)行衰減。同時(shí),為了增加系統(tǒng)動(dòng)態(tài)范圍和實(shí)現(xiàn)對(duì)遠(yuǎn)端弱回波信號(hào)的有效探測(cè),系統(tǒng)通過(guò)開(kāi)關(guān)選擇來(lái)實(shí)現(xiàn)對(duì)近端和遠(yuǎn)端回波的分時(shí)接收,使用數(shù)控衰減器來(lái)控制通道增益。分時(shí)接收會(huì)造成開(kāi)關(guān)切換時(shí)間內(nèi)回波接收數(shù)據(jù)的異常中斷,在不同回波周期內(nèi)保證一定的數(shù)據(jù)時(shí)間段交疊就可以解決此問(wèn)題。

        接收前端的鏈路框圖如圖3所示,主要由開(kāi)關(guān)、低噪聲放大器、濾波器和數(shù)控衰減器等組成。低噪聲放大器將信號(hào)放大至T/H所需的合適電平;濾波器主要用來(lái)對(duì)回波信號(hào)進(jìn)行抗混疊濾波,將信號(hào)頻段限制在等效采樣的第一Nyquist帶內(nèi),即低于6.4 GHz;數(shù)控衰減器對(duì)鏈路進(jìn)行增益調(diào)整,防止低噪聲放大器和T/H飽和。

        圖3 接收前端鏈路框圖

        4.2 數(shù)字接收機(jī)

        數(shù)字接收機(jī)采用通用靈活的FMC子母板架構(gòu),由高速欠采樣ADC子板和FPGA母板組成,如圖4所示。高速欠采樣ADC子板由采樣保持器(S/H)、ADC和時(shí)鐘管理芯片等組成,用來(lái)完成信號(hào)的模數(shù)轉(zhuǎn)換,并將數(shù)據(jù)通過(guò)FMC接口送給母板。FPGA母板主要由FPGA芯片、光模塊以及高/低速驅(qū)動(dòng)電路等組成,主要用來(lái)完成系統(tǒng)等效采樣的時(shí)序控制和數(shù)據(jù)處理,生成窄脈沖產(chǎn)生模塊所需要的高速觸發(fā)信號(hào)和接收前端的開(kāi)關(guān)及增益控制信號(hào),并通過(guò)光纖將等效采樣數(shù)據(jù)送給信號(hào)處理板。

        圖4 數(shù)字接收機(jī)功能框圖

        脈沖超寬帶信號(hào)的頻段上限通常為5 GHz以上,常規(guī)ADC芯片的模擬帶寬難以滿足要求,需要外置高帶寬采樣保持器(S/H)才能完成窄脈沖信號(hào)的數(shù)字化接收。采樣保持器選用Hittite公司生產(chǎn)的HMC1061LC5芯片,采用主從設(shè)計(jì),包含兩級(jí)采樣保持電路,降低了S/H與ADC之間的時(shí)序接口要求。主從兩級(jí)采樣保持器可以共用一路時(shí)鐘,也可各自供給時(shí)鐘。采樣保持器輸入信號(hào)的-3 dB帶寬為18 GHz,最大采樣率為4 GS/s,4 GHz模擬輸入時(shí)SFDR為56 dB,保持模式下射頻泄露抑制度大于65 dB,保持模式輸出噪聲RMS值為1.5 mV。ADC采用Intersil公司的ISLA214P50芯片,14 bit精度,最大轉(zhuǎn)換速率為500 MS/s,滿足系統(tǒng)400 MS/s的應(yīng)用需求。子板上時(shí)鐘管理模塊主要由高速時(shí)鐘驅(qū)動(dòng)器和可編程時(shí)鐘延時(shí)器組成,用來(lái)生成采樣保持器采樣時(shí)鐘和ADC采樣時(shí)鐘,同時(shí)調(diào)整這兩種時(shí)鐘之間的相對(duì)時(shí)延,使ADC采樣時(shí)鐘的上升沿位于保持脈沖的中間位置(對(duì)應(yīng)著最大的建立/保持時(shí)間裕量),使采樣時(shí)序達(dá)到最優(yōu),如圖5所示。高速時(shí)鐘驅(qū)動(dòng)器采用Hittite公司的HMC987LP5E芯片,輸入頻率范圍為DC~8 GHz, 9個(gè)端口扇出,8 GHz輸出時(shí)的附加抖動(dòng)為50 fs。可編程時(shí)鐘延時(shí)器采用Hittite公司的HMC988LP3E芯片,輸入頻率范圍為DC~4 GHz,可調(diào)時(shí)延步進(jìn)為20 ps,最大可調(diào)步長(zhǎng)為60 ps, 2 GHz輸出時(shí)的附加抖動(dòng)為13 fs, 控制接口為SPI總線。為了減小觸發(fā)信號(hào)的上升時(shí)間,減小定時(shí)抖動(dòng)誤差, FPGA產(chǎn)生的波形觸發(fā)信號(hào)由高速驅(qū)動(dòng)芯片SN74AVC4T245驅(qū)動(dòng),1.8 V到3.3 V的最大傳輸速度為380 Mbit/s。

        圖5 T/H輸出波形與ADC時(shí)鐘之間的最優(yōu)時(shí)序關(guān)系

        4.3 低相噪時(shí)鐘源

        為了最小化系統(tǒng)時(shí)鐘抖動(dòng),基準(zhǔn)時(shí)鐘源采用低相噪恒溫晶振作為參考,功分兩路,一路通過(guò)倍頻和濾波放大生成S/H和ADC的采樣時(shí)鐘,另一路經(jīng)過(guò)濾波放大和功分后作為數(shù)字接收機(jī)、波形產(chǎn)生模塊以及信號(hào)處理板的基準(zhǔn)參考時(shí)鐘,如圖6所示。接收機(jī)選用100 MHz恒溫晶振的相噪低于-155 dBc/Hz@1 kHz,頻率溫度穩(wěn)定度低于±0.5×10-6。

        圖6 低相噪時(shí)鐘源功能框圖

        5 FPGA邏輯設(shè)計(jì)與工作流程

        FPGA內(nèi)部邏輯主要由外設(shè)芯片配置/控制、數(shù)據(jù)流處理以及延時(shí)觸發(fā)三大功能模塊組成,如圖7所示。外設(shè)芯片配置/控制模塊用來(lái)對(duì)時(shí)鐘管理芯片、ADC芯片進(jìn)行初始化配置,同時(shí)在工作過(guò)程中實(shí)現(xiàn)對(duì)接收前端的開(kāi)關(guān)選擇與增益控制;數(shù)據(jù)流處理模塊由DDR降速、時(shí)鐘域切換、乒乓緩存積累平均以及高速串行接口等組成,主要完成等效采樣數(shù)據(jù)的存儲(chǔ)、累積、重排與傳輸;延時(shí)觸發(fā)模塊用于產(chǎn)生等效采樣時(shí)序,輸出延時(shí)控制命令與內(nèi)/外觸發(fā)信號(hào)。

        圖7 FPGA邏輯功能框圖

        接收機(jī)工作流程如圖8所示。開(kāi)始工作時(shí),初始化發(fā)射觸發(fā)時(shí)延和數(shù)據(jù)累積次數(shù)計(jì)數(shù)值。在收到開(kāi)始采樣命令后,在觸發(fā)信號(hào)的同步下完成預(yù)定累積次數(shù)的數(shù)據(jù)采集和存儲(chǔ)。之后增加觸發(fā)時(shí)延值,重復(fù)完成數(shù)據(jù)采集和存儲(chǔ),直至觸發(fā)時(shí)延變?yōu)樽畲笾怠W詈髮⑺袛?shù)據(jù)在時(shí)域上重排后送給信號(hào)處理板,從而完成一次等效采樣。

        圖8 接收機(jī)工作流程圖

        6 測(cè)試結(jié)果及分析

        在同步觸發(fā)的控制下,波形產(chǎn)生模塊產(chǎn)生3.1 GHz的點(diǎn)頻連續(xù)波送給接收機(jī)。系統(tǒng)觸發(fā)重頻為1 MHz,ADC采樣率為400 MS/s,每個(gè)觸發(fā)周期采樣128點(diǎn)數(shù)據(jù),等效采樣倍數(shù)為32。接收機(jī)等效采樣的時(shí)域波形和頻譜如圖9和圖10所示??梢钥闯?,接收機(jī)的等效采樣率為12.8 GS/s。鑒于系統(tǒng)定時(shí)抖動(dòng)的影響,信號(hào)的信噪比限制為31 dB,與前面分析基本吻合。更高射頻輸入時(shí)會(huì)產(chǎn)生更大的幅度采樣誤差,信噪比會(huì)進(jìn)一步惡化。在信號(hào)回波特征變化不明顯的時(shí)間區(qū)間內(nèi),可采用多周期積累平均的方法來(lái)改善信噪比。

        圖9 等效采樣數(shù)據(jù)的時(shí)域波形

        圖10 等效采樣數(shù)據(jù)的頻譜曲線

        7 結(jié)束語(yǔ)

        本文介紹了一種應(yīng)用于窄脈沖回波探測(cè)的超寬帶等效采樣接收機(jī),描述了系統(tǒng)軟硬件的具體實(shí)現(xiàn),給出了等效采樣數(shù)據(jù)的測(cè)試結(jié)果。提出了一種基于FPGA內(nèi)置延時(shí)線的改進(jìn)型等效采樣方案,基于觸發(fā)信號(hào)真時(shí)延調(diào)整方法,不改變采樣時(shí)鐘相位,無(wú)需進(jìn)行多次采樣數(shù)據(jù)之間的時(shí)序錯(cuò)位校正。接收機(jī)等效采樣率為12.8 GS/s,最高輸入信號(hào)頻率為6.4 GHz,在窄脈沖回波探測(cè)領(lǐng)域中具有很好的應(yīng)用前景。

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