閆愛斌,梁華國(guó),黃正峰,蔣翠云,易茂祥
(1.合肥工業(yè)大學(xué)計(jì)算機(jī)與信息學(xué)院,安徽合肥 230009;2.安徽大學(xué)計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院,安徽合肥 230601;3.合肥工業(yè)大學(xué)電子科學(xué)與應(yīng)用物理學(xué)院,安徽合肥 230009;4.合肥工業(yè)大學(xué)數(shù)學(xué)學(xué)院,安徽合肥 230009)
考慮多時(shí)鐘周期瞬態(tài)脈沖疊加的鎖存窗屏蔽模型
閆愛斌1,2,梁華國(guó)3,黃正峰3,蔣翠云4,易茂祥3
(1.合肥工業(yè)大學(xué)計(jì)算機(jī)與信息學(xué)院,安徽合肥 230009;2.安徽大學(xué)計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院,安徽合肥 230601;3.合肥工業(yè)大學(xué)電子科學(xué)與應(yīng)用物理學(xué)院,安徽合肥 230009;4.合肥工業(yè)大學(xué)數(shù)學(xué)學(xué)院,安徽合肥 230009)
集成電路工藝水平的提升,使得由單粒子瞬態(tài)脈沖造成的芯片失效越發(fā)不容忽視.為了準(zhǔn)確計(jì)算單粒子瞬態(tài)脈沖對(duì)鎖存器造成的失效率,提出一種考慮多時(shí)鐘周期瞬態(tài)脈沖疊加的鎖存窗屏蔽模型.使用提出的考慮扇出重匯聚的敏化路徑逼近搜索算法查找門節(jié)點(diǎn)到達(dá)鎖存器的敏化路徑,并記錄路徑延遲;在扇出重匯聚路徑上,使用提出的脈沖疊加計(jì)算方法對(duì)脈沖進(jìn)行疊加;對(duì)傳播到達(dá)鎖存器的脈沖使用提出的鎖存窗屏蔽模型進(jìn)行失效率的計(jì)算.文中的鎖存窗屏蔽模型可以準(zhǔn)確計(jì)算扇出重匯聚導(dǎo)致的脈沖疊加,并對(duì)多時(shí)鐘周期情形具有很好的適用性.針對(duì)ISCAS’85基準(zhǔn)電路的軟錯(cuò)誤率評(píng)估結(jié)果表明,與不考慮多時(shí)鐘周期瞬態(tài)脈沖疊加的方法相比,文中方法使用不到2倍的時(shí)間開銷,平均提高7.5%的軟錯(cuò)誤率評(píng)估準(zhǔn)確度.
鎖存窗屏蔽;脈沖疊加;多時(shí)鐘周期;扇出重匯聚
工藝尺寸的降低,使得空間輻射效應(yīng)引起的軟錯(cuò)誤成為納米集成電路相當(dāng)主要的不可靠因素來(lái)源之一[1,2].軟錯(cuò)誤是由集成電路瞬態(tài)故障引起的暫時(shí)性錯(cuò)誤,而集成電路發(fā)生瞬態(tài)故障的主要原因是空間輻射環(huán)境中各種能量的中子或芯片封裝材料中鈾和釷摻雜發(fā)生放射性衰減發(fā)出α粒子的撞擊[2].隨著工藝水平的提高,組合邏輯門節(jié)點(diǎn)電容與工作電壓呈現(xiàn)減小趨勢(shì),致使門節(jié)點(diǎn)臨界電荷降低,導(dǎo)致低能量粒子的撞擊便可產(chǎn)生足夠的沉積電荷從而發(fā)生軟錯(cuò)誤,加重了組合邏輯對(duì)軟錯(cuò)誤的敏感性,并且組合邏輯相對(duì)于存儲(chǔ)單元發(fā)生軟錯(cuò)誤的比重越發(fā)突出[3],由此引發(fā)的集成電路容錯(cuò)設(shè)計(jì)面臨巨大挑戰(zhàn).
粒子撞擊組合邏輯門單元敏感區(qū),在門的輸出端產(chǎn)生可觀測(cè)的電壓擾動(dòng),表現(xiàn)為單粒子瞬態(tài)(Single Event Transient,SET)脈沖[2].產(chǎn)生的SET脈沖若能夠傳播到存儲(chǔ)單元,則可能被捕獲,從而發(fā)生軟錯(cuò)誤.在早期深亞微米工藝水平下,組合邏輯對(duì)SET脈沖的屏蔽效應(yīng)相對(duì)顯著,主要體現(xiàn)在[2,4]:(1)邏輯屏蔽,即產(chǎn)生SET脈沖的引腳,由于受到邏輯門控制值的影響,不存在到達(dá)存儲(chǔ)單元或主輸出的數(shù)據(jù)通路,脈沖被屏蔽;(2)電氣屏蔽,即在數(shù)據(jù)通路上傳播的SET脈沖,由于受到邏輯門的削弱作用,其寬度/幅值被弱化;(3)鎖存窗屏蔽,即到達(dá)存儲(chǔ)單元的SET脈沖,由于未落在有效的鎖存窗口之內(nèi),或其有效寬度和幅值較小,不滿足存儲(chǔ)單元采樣時(shí)間,脈沖被屏蔽.有效幅值為器件邏輯值翻轉(zhuǎn)閾值,有效寬度為正/負(fù)脈沖上升/下降沿到達(dá)有效幅值的時(shí)間點(diǎn)與下降/上升沿到達(dá)有效幅值的時(shí)間點(diǎn)之差.下文提及的脈沖寬度如不特殊說(shuō)明,均指有效寬度.易知,SET脈沖能否被捕獲,最終取決于鎖存窗屏蔽效應(yīng).
失效率是指工作到某一時(shí)刻尚未失效的器件或系統(tǒng),在該時(shí)刻后,單位時(shí)間內(nèi)發(fā)生失效的概率.由空間輻射效應(yīng)引起的失效率,其評(píng)估方法大體上分為兩類:輻射試驗(yàn)和軟件仿真.由于輻射試驗(yàn)方法需要流片,成本高、試驗(yàn)周期長(zhǎng),因而軟件仿真的方法被業(yè)界廣泛采用.軟件仿真方法的準(zhǔn)確性高度依賴于故障模型和故障傳播模型[5],而鎖存窗屏蔽模型恰恰是故障模型和故障傳播模型的核心,亦是評(píng)估組合電路失效率的關(guān)鍵步驟,因而鎖存窗屏蔽模型的精確與否,將對(duì)失效率的計(jì)算結(jié)果造成不同程度的偏差.
在納米工藝下,由于時(shí)鐘周期和路徑延遲的減小,扇出重匯聚問(wèn)題變得越發(fā)不容忽視,并且對(duì)于單粒子事件,扇出重匯聚是導(dǎo)致SET脈沖發(fā)生疊加的一個(gè)重要因素[6].粒子撞擊組合邏輯門單元G產(chǎn)生的SET脈沖,沿著以G的各個(gè)扇出門為起始點(diǎn)的多條路徑進(jìn)行傳播,并且最終匯聚到同一個(gè)門單元,脈沖可能會(huì)發(fā)生疊加,這種現(xiàn)象稱為SET脈沖的扇出重匯聚.以NOR2為例,圖1給出扇出重匯聚導(dǎo)致SET脈沖疊加的情形.如圖1(a)所示,粒子撞擊G1產(chǎn)生的SET脈沖分別沿路徑1和路徑2傳播到達(dá)匯聚點(diǎn)G6,發(fā)生疊加,形成一個(gè)新的SET脈沖.疊加結(jié)果如圖1(b)所示,左半部分為最壞情況,即門G2、G3延遲的和Tdly與脈寬相當(dāng),疊加后脈寬最大.右半部分為是最好情況,即Tdly很小或當(dāng)G2、G3邏輯門不存在時(shí),疊加后脈寬最小,且由兩個(gè)脈沖變?yōu)橐粋€(gè)脈沖.若不考慮脈沖疊加,則認(rèn)為傳播到達(dá)G6的兩個(gè)脈沖相互獨(dú)立,計(jì)算失效率時(shí)分別被采樣/屏蔽,相當(dāng)于被計(jì)算兩次,這顯然與實(shí)際情況不符,對(duì)失效率的計(jì)算結(jié)果造成了偏差.
Massengill L W等人對(duì)90-nm體硅工藝CMOS器件產(chǎn)生的SET脈沖寬度進(jìn)行了實(shí)測(cè),在室溫下的最大脈寬為1500ps[7].這意味著,當(dāng)時(shí)鐘頻率超過(guò)667Mhz,此類脈沖將對(duì)多個(gè)時(shí)鐘周期的采樣造成影響.與此同時(shí),Schwank J R等人也指出脈寬會(huì)大于一個(gè)時(shí)鐘周期的情形[8].進(jìn)一步地,由圖1(b)可知,傳播到A、B輸入端的脈沖寬度已超過(guò)一個(gè)時(shí)鐘周期的寬度Tclk,疊加后的脈沖寬度可能會(huì)比Tclk大得多,因此需要考慮多時(shí)鐘周期的情形.SET脈沖的產(chǎn)生可由雙指數(shù)電流源進(jìn)行模擬[9].對(duì)寬脈沖考慮多時(shí)鐘周期的情形相當(dāng)于對(duì)故障點(diǎn)在多個(gè)時(shí)鐘周期持續(xù)施加故障模擬電流源;僅考慮單時(shí)鐘周期的情形相當(dāng)于對(duì)故障點(diǎn)只在發(fā)生故障的單個(gè)時(shí)鐘周期之內(nèi)施加故障模擬電流源,并在下一個(gè)時(shí)鐘周期到來(lái)時(shí)撤銷施加故障模擬電流源.
目前國(guó)際上較為典型的幾種失效率評(píng)估方法都使用了不同的鎖存窗屏蔽模型[10~14],這些模型至少存在如下缺陷:
(1) 存在明顯的建模錯(cuò)誤[10,11,13,14];
(2)未考慮脈沖疊加的情形,認(rèn)為匯聚到門節(jié)點(diǎn)的各個(gè)脈沖是相互獨(dú)立的[10,12~14];
(3)未考慮多時(shí)鐘周期的情形,認(rèn)為一個(gè)脈沖最多只被鎖存一次[10~13];
(4) 考慮了脈沖疊加的情形,但沒有考慮多時(shí)鐘周期的情形[11];
(5)考慮了多時(shí)鐘周期的情形,但模型不準(zhǔn)確,論證不充分[14].
本文提出的鎖存窗屏蔽模型考慮了多時(shí)鐘周期脈沖疊加的情形,提高了鎖存窗屏蔽效應(yīng)評(píng)估的準(zhǔn)確度.首先使用提出的敏化路徑逼近搜索算法可以準(zhǔn)確計(jì)算門節(jié)點(diǎn)到達(dá)鎖存器的敏化路徑及路徑延遲;其次在扇出重匯聚路徑上,使用提出的脈沖疊加計(jì)算方法可以對(duì)疊加的脈沖進(jìn)行準(zhǔn)確的脈寬計(jì)算;最后對(duì)傳播到達(dá)鎖存器的脈沖使用提出的鎖存窗屏蔽模型可以準(zhǔn)確進(jìn)行失效率的評(píng)估.分析驗(yàn)證和針對(duì)ISCAS’85基準(zhǔn)電路的實(shí)驗(yàn)結(jié)果表明,提出的鎖存窗屏蔽模型對(duì)于納米工藝下組合電路的失效率和軟錯(cuò)誤率的評(píng)估,適用性更好,計(jì)算結(jié)果更精確,能夠?yàn)榻M合電路脆弱節(jié)點(diǎn)的篩選和選擇性加固提供參考,具有重要的研究意義和應(yīng)用價(jià)值.
以高電平采樣的鎖存器為例,圖2給出了SET脈沖被鎖存和被屏蔽的情形.脈沖覆蓋鎖存窗口,且其有效寬度d大于鎖存窗口寬度Tsh,則被鎖存.此外的情形,脈沖均被屏蔽.Tsh由鎖存器建立時(shí)間ts和保持時(shí)間th決定.ts是時(shí)鐘翻轉(zhuǎn)之前輸入的數(shù)據(jù)必須保持穩(wěn)定的時(shí)間,th是時(shí)鐘翻轉(zhuǎn)之后輸入數(shù)據(jù)必須保持穩(wěn)定的時(shí)間.一個(gè)數(shù)據(jù)若要在上升沿被鎖存,那么這個(gè)數(shù)據(jù)就要在時(shí)鐘上升沿的建立時(shí)間和保持時(shí)間內(nèi)保持穩(wěn)定.
美國(guó)東北大學(xué)Tahoori M B等人提出一種粗略的鎖存窗屏蔽模型[10],具體如式(1)所示.其中d為脈沖寬度,Platching為SET脈沖被鎖存的概率,即鎖存器失效概率.圖3給出了對(duì)該模型的解釋,認(rèn)為失效概率是d與ts和th的重疊量相對(duì)整個(gè)時(shí)鐘周期Tclk所占的比例.但是,當(dāng)d (1) 美國(guó)卡內(nèi)基梅隆大學(xué)Marculescu D等人提出一種改進(jìn)的鎖存窗屏蔽模型[11],具體如式(2)所示.其中dk為沿著不同敏化路徑到達(dá)鎖存器的SET脈沖寬度,dinit為SET脈沖初始寬度.認(rèn)為到達(dá)鎖存器的各個(gè)脈沖是相互獨(dú)立的,失效概率的計(jì)算是機(jī)械式的累加,并且也未對(duì)多時(shí)鐘周期的情形進(jìn)行分析驗(yàn)證.此外,在納米工藝下,時(shí)鐘頻率的提高導(dǎo)致Tclk降低,dinit可能會(huì)與Tclk相當(dāng),甚至大于Tclk,導(dǎo)致模型計(jì)算結(jié)果為無(wú)窮大或?yàn)樨?fù),進(jìn)一步說(shuō)明該模型是不合理的. (2) 美國(guó)密歇根大學(xué)Sylvester D M等人提出一種較為合理的鎖存窗屏蔽模型[12],具體如式(3)所示.但是,由于未考慮到脈沖發(fā)生疊加的情形,并且也未對(duì)多時(shí)鐘周期的情形進(jìn)行分析驗(yàn)證,因此該模型仍然存在缺陷. (3) 美國(guó)奧本大學(xué)的Agrawal V D等人對(duì)式(3)模型進(jìn)行改進(jìn)[13],具體如式(4)所示.對(duì)多周期情形的分析初見端倪,認(rèn)為過(guò)大的SET脈沖必然會(huì)造成一次失效.加入Platching=1的條件分支,看似合理.然而實(shí)際上會(huì)存在該種情形:過(guò)大的SET脈沖會(huì)造成多次失效!如圖4所示,脈沖d1會(huì)被多次鎖存.如果正確的數(shù)據(jù)始終是低電平,則d1會(huì)造成鎖存器發(fā)生兩次失效,而式(4)的計(jì)算結(jié)果最大值僅為1.此外,式(4)還存在與式(3)相同的缺陷. (4) 臺(tái)灣國(guó)立交通大學(xué)Wen H P等人考慮到脈沖在多個(gè)時(shí)鐘周期被采樣的情形,對(duì)式(4)模型進(jìn)行改進(jìn)[14].將失效概率表述為失效率,失效率一般以λ表示,取值可以大于1.他們將式(4)改寫為式(5)的形式,并被提出的式(7)模型進(jìn)行調(diào)用.其中Nerr為脈寬d相對(duì)于Tclk的倍數(shù),取下確界整數(shù)值.d′為去除d中Tclk整數(shù)倍寬度的脈寬余量.認(rèn)為d為Tclk的N倍,就必然會(huì)產(chǎn)生N次失效.這顯然是不合理的.如圖4所示,d2為Tclk的2倍,但實(shí)際上d2只被鎖存一次.同樣,式(7)還存在與式(3)相同的缺陷. (5) w=ts+th (6) λ(d,w)=Nerr+λ(d′,w) (7) (8) d′=d-Nerr·Tclk (9) 綜上所述,現(xiàn)有的鎖存窗屏蔽模型要么未考慮脈沖疊加,要么未考慮多周期的情形,要么存在明顯的錯(cuò)誤,因而不夠精確.使用該類鎖存窗屏蔽模型計(jì)算電路失效率,并評(píng)估電路的脆弱節(jié)點(diǎn),將對(duì)集成電路的選擇性抗輻射加固造成誤導(dǎo),從而影響集成電路芯片在航空、航天等高可靠需求領(lǐng)域的應(yīng)用. 本節(jié)首先給出扇出重匯聚導(dǎo)致的多時(shí)鐘周期瞬態(tài)脈沖疊加的計(jì)算方法,然后給出考慮脈沖疊加的鎖存窗屏蔽模型,最后對(duì)該模型在單時(shí)鐘周期情形以及多時(shí)鐘情形下的適用性進(jìn)行理論分析和驗(yàn)證. 3.1 多時(shí)鐘周期瞬態(tài)脈沖的疊加 圖1給出了G1產(chǎn)生的SET脈沖分別沿路徑1和路徑2傳播到達(dá)匯聚點(diǎn)G6,發(fā)生疊加并形成一個(gè)新SET脈沖的情形.與此同時(shí),圖5給出了G1、G5、G4、G6輸出端的SET脈沖波形.G1產(chǎn)生一個(gè)0-1-0型SET脈沖,由于路徑2延遲較小,G5輸出端的波形被事先觀測(cè)到;由于路徑1延遲較大,G4輸出端的波形經(jīng)過(guò)一個(gè)延遲差后被觀測(cè)到;由于脈沖匯聚到G6并發(fā)生疊加,由此產(chǎn)生一個(gè)新的SET脈沖(1-0-1型,寬度為dG5+dG4-dovlp).G5、G4輸出端的脈沖存在一個(gè)重疊量dovlp,對(duì)于圖5的情形,dovlp越大,G6輸出端的脈沖寬度越小.此時(shí)若認(rèn)為傳播到G6的兩個(gè)脈沖是獨(dú)立的(總寬度為dG5+dG4),產(chǎn)生的失效率評(píng)估誤差最大,并且被高估. 不失一般性,現(xiàn)將匯聚到NOR2的脈沖所有疊加情形加以討論,具體如圖6所示.A、B、Out分別為NOR2的兩個(gè)輸入引腳和輸出引腳.傳播到A、B端的脈沖,dovlp為其重疊部分,dApure和dBpure分別為去除重疊部分的自身部分.考慮疊加的情形共有四種,Out端給出了疊加后的情形.忽略脈沖疊加的情形共有兩種,認(rèn)為脈沖是獨(dú)立的,則當(dāng)NOR2的一個(gè)輸入引腳為恒定的非控制值時(shí),穿過(guò)另一個(gè)引腳的脈沖被原樣輸出. 當(dāng)考慮脈沖疊加,Out端脈沖寬度dconsider可以表示為: (10) 當(dāng)不考慮脈沖疊加,Out端脈沖寬度dignore可以表示為: dignore=P(A=0)×dB+P(B=0)×dA (11) 注意到, (2) (13) (14) 因此有: dignore-dconsider=(1-2×P(A=1,B=1))dovlp (5) P(A=1,B=1)概率值取決于電路拓?fù)浣Y(jié)構(gòu)和輸入激勵(lì),當(dāng)P(A=1,B=1)<0.5時(shí),忽略脈沖疊加將導(dǎo)致失效率被高估;當(dāng)P(A=1,B=1) > 0.5時(shí),忽略脈沖疊加將導(dǎo)致失效率被低估.不失一般性,假定P(A=1)=P(B=1)=0.5,則P(A=1,B=1)=0.25.因此,忽略脈沖疊加將導(dǎo)致失效率被高估0.5dovlp.依據(jù)上述方法,對(duì)于其他類型的邏輯門亦可得出類似結(jié)論,在此從略. 對(duì)于扇出重匯聚導(dǎo)致脈沖疊加的情形,準(zhǔn)確的敏化路徑搜索是需要優(yōu)先解決的問(wèn)題.顧名思義,敏化路徑是被敏化的路徑,它要求處于敏化路徑上的邏輯門單元的非敏化引腳需為非控制值,否則會(huì)發(fā)生邏輯屏蔽導(dǎo)致路徑被切斷.圖1給出G1到G6的兩條敏化路徑,當(dāng)IN1和IN4為控制值0時(shí),路徑1和路徑2均將被切斷.圖5給出脈沖延遲差和重疊量,在搜索敏化路徑時(shí)通過(guò)計(jì)算路徑1和路徑2路徑時(shí)延可得.下面給出考慮扇出重匯聚的敏化路徑逼近搜索算法(算法1.FindSensPathsByInjFaults). 算法1 FindSensPathsByInjFaults //輸入:初始敏化路徑與延遲鏈表lstSensPathAndDelayInitial,故障門gFtSrc,目標(biāo)門gDest. // 輸出:整體敏化路徑與延遲鏈表lstSensPathAndDelayTotally. 對(duì)故障門的扇出進(jìn)行廣度優(yōu)先搜索(breadth first search, BFS)并記錄故障敏化扇出門; // 故障敏化扇出門數(shù)據(jù)結(jié)構(gòu)為list〈gate*〉 lstFoSensGates FOR lstFoSensGate ← lstFoSensGates.begin() to lstFoSensGates.end() DO 建立當(dāng)前敏化路徑與延遲鏈表lstSensPathAndDelayCurrent; 將lstSensPathAndDelayInitial數(shù)據(jù)記入lstSensPathAndDelayCurrent; 查找敏化引腳對(duì)應(yīng)延遲并將lstFoSensGate與延遲記入lstSensPathAndDelayCurrent; IF(lstFoSensGate逼近到達(dá)gDest) 將鏈表lstSensPathAndDelayCurrent記入鏈表lstSensPathAndDelayTotally; ELSE gFtSrc=lstFoSensGate; FindSensPathsByInjFaults(lstSensPathAndDelayCurrent,gFtSrc,gDest); ENDIF END 給定電路拓?fù)浣Y(jié)構(gòu),輸入激勵(lì)決定敏化路徑序列.通過(guò)電路門級(jí)仿真,可得所有邏輯門各個(gè)引腳信號(hào).算法通過(guò)對(duì)門(如,G1)的輸出信號(hào)進(jìn)行翻轉(zhuǎn)以模擬故障注入并進(jìn)行故障傳播,可得待鎖存值發(fā)生翻轉(zhuǎn)的鎖存器LAupset.算法將LAupset的元素作為目標(biāo)門,將故障注入門作為故障門,將發(fā)生翻轉(zhuǎn)的鎖存器與零延遲一并作為初始敏化路徑與延遲鏈表的元素.進(jìn)行如上算法所列舉的操作,可得故障門到達(dá)鎖存器的全部敏化路徑.通過(guò)恢復(fù)對(duì)故障門輸出信號(hào)的翻轉(zhuǎn)并對(duì)其扇出錐進(jìn)行二次門級(jí)仿真,可以清除故障注入. 算法首先對(duì)故障門的扇出進(jìn)行BFS搜索并記錄故障敏化扇出門,而后分別將故障敏化扇出門及其敏化引腳延遲記錄到當(dāng)前敏化路徑與延遲鏈表中,故障敏化扇出門若已逼近到達(dá)目標(biāo)門,則需將當(dāng)前敏化路徑與延遲鏈表記錄到整體敏化路徑與延遲鏈表中,否則便將故障扇出門設(shè)定為當(dāng)前故障門并遞歸調(diào)用本算法,最終只將能夠到達(dá)目標(biāo)門的鏈表記錄到整體敏化路徑與延遲鏈表中而得解. 綜上所述,通過(guò)精確搜索敏化路徑,并記錄發(fā)生扇出重匯聚的子路徑及其延遲,給定初始SET脈沖,便可準(zhǔn)確計(jì)算dconsider.圖6給出時(shí)鐘信號(hào)CLK的變化情況,以上討論的SET脈沖疊加對(duì)多時(shí)鐘周期的情形具有很好的適用性. 3.2 提出的鎖存窗屏蔽模型 (16) 下面對(duì)其在單周期情形下的正確性進(jìn)行驗(yàn)證. 假定脈沖匯聚到任意邏輯門G發(fā)生疊加后寬度為D0,經(jīng)歷時(shí)間tprop最終到達(dá)鎖存器LA,寬度變?yōu)镈.圖7給出脈沖在單個(gè)時(shí)鐘周期內(nèi)傳播的情形,tprop為D0傳播到達(dá)LA的傳播時(shí)延,VS,G為G的翻轉(zhuǎn)閾值.有如下結(jié)論: (17) (18) 若D被鎖存,需滿足以下條件: (19) (20) D>Tsh (21) 因此有: t1∈(Tclk+th-tprop-D,Tclk-ts-tprop) (22) 此外,若D被鎖存,還需要滿足一個(gè)條件,即要么A′>VS,LA(當(dāng)非故障采樣值為0),要么A′ 由于t1在一個(gè)時(shí)鐘周期T∈[0,Tclk]之內(nèi)隨機(jī)出現(xiàn),假定t1在區(qū)間T內(nèi)服從均勻分布,則發(fā)生式(22)事件的概率為: P(t1∈(Tclk+th-tprop-D,Tclk-ts-tprop)) (23) 顯然,其值為(D-Tsh)/Tclk。 綜上,當(dāng)D≤Tsh,D被鎖存的概率為0;當(dāng)D>Tsh,D被鎖存的概率為(D-Tsh)/Tclk,得證. 下面對(duì)其在多周期情形下的正確性進(jìn)行驗(yàn)證. (1) 當(dāng)D≤Tsh時(shí),失效次數(shù)必然為0,λ=0; (2) 當(dāng)D∈(Tsh,Tclk+Tsh]時(shí),失效次數(shù)為0或1.如圖3所示,脈沖d3寬度恰好達(dá)到該條件的上界,此時(shí)無(wú)論d3如何移動(dòng),必然覆蓋一個(gè)鎖存窗口,造成一次失效.如同單時(shí)鐘周期情形下正確性的驗(yàn)證,失效1次的概率為P1=(D-Tsh)/Tclk,則失效0次的概率為P0=1-P1,有λ=0×P0+1×P1=P1=(D-Tsh)/Tclk. (3) 當(dāng)D∈(Tclk+Tsh,2Tclk+Tsh]時(shí),失效次數(shù)為1或2.一旦脈沖寬度達(dá)到該條件上界,必然覆蓋兩個(gè)鎖存窗口,造成兩次失效.如同單時(shí)鐘周期情形下正確性的驗(yàn)證,失效2次的概率為P2=(D-(Tclk+Tsh))/Tclk,則失效1次的概率為P1=1-P2,有λ=1×P1+2×P2=1+P2=(D-Tsh)/Tclk. (4) 按照上面的方法,以此類推.因此有5). (5)當(dāng)D∈(N·Tclk+Tsh,(N+1)·Tclk+Tsh]時(shí),失效次數(shù)為N或N+1,其中N=(D-Tsh)/Tclk,取下界整數(shù)值.一旦脈沖寬度達(dá)到該條件的上界,必然覆蓋N+1個(gè)鎖存窗口,造成N+1次失效.如同單時(shí)鐘周期情形下正確性的驗(yàn)證,失效N+1次的概率為PN+1=(D-(N·Tclk+Tsh))/Tclk,因此失效N次的概率為PN=1-PN+1,有λ=N×PN+(N+1)×PN+1=N+PN+1=(D-Tsh)/Tclk. 易知,以上討論的(1)~(5)情形等價(jià)于: (24) 綜上,當(dāng)D≤Tsh,D造成的失效率為0,λ=0;當(dāng)D>Tsh,D必然落在區(qū)間(N·Tclk+Tsh,(N+1)·Tclk+Tsh]之內(nèi),N為自然數(shù),此時(shí)D造成的失效率均為(D-Tsh)/Tclk,λ=(D-Tsh)/Tclk,得證. 為進(jìn)一步驗(yàn)證本文方法的正確性,使用45nm Nangate標(biāo)準(zhǔn)單元庫(kù),對(duì)ISCAS′85基準(zhǔn)電路進(jìn)行考慮多時(shí)鐘周期瞬態(tài)脈沖疊加的軟錯(cuò)誤率(soft error rate,SER)計(jì)算,并與同類文獻(xiàn)進(jìn)行對(duì)比分析. 4.1 軟錯(cuò)誤率的計(jì)算 軟錯(cuò)誤率是器件或系統(tǒng)發(fā)生軟錯(cuò)誤的比率,式 (25)給出了軟錯(cuò)誤率的計(jì)算公式. SER=λckt×RPH×Reff×Ackt×3.6×1012 (25) 上式中λckt為電路整體失效率,RPH與Reff分別為輻射環(huán)境中的粒子通量與有效撞擊率,參考文獻(xiàn)[11,12]分別取值為56.5m-2s-1、2.2×10-5.Ackt為組合電路全部邏輯門單元面積總和. 對(duì)于特定標(biāo)準(zhǔn)門單元庫(kù),首先建立各個(gè)標(biāo)準(zhǔn)邏輯門單元特征參數(shù)表,將提取的各個(gè)門單元引腳電容與延遲、負(fù)載參數(shù)及面積信息存儲(chǔ)到程序數(shù)據(jù)結(jié)構(gòu),然后通過(guò)算法2計(jì)算電路軟錯(cuò)誤率. 其中N為測(cè)試向量個(gè)數(shù),S為敏化路徑條數(shù),W為脈沖注入個(gè)數(shù),G為敏化路徑上的門單元.算法首先讀取輸入?yún)?shù)并解析電路網(wǎng)表,然后隨機(jī)生成若干組測(cè)試向量.針對(duì)每一組測(cè)試向量,進(jìn)行如下操作:(1) 邏輯仿真,使用提出的敏化路徑逼近搜索算法查找各個(gè)門單元到鎖存器的敏化路徑,識(shí)別扇出重匯聚子路徑并標(biāo)記扇出點(diǎn)與匯聚點(diǎn);(2) 對(duì)處在敏化路徑上的第一個(gè)門單元進(jìn)行不同寬度的脈沖注入以模擬不同能量的粒子來(lái)襲,然后將脈沖在敏化路徑上進(jìn)行傳播,并協(xié)同計(jì)算脈沖疊加與電氣屏蔽效應(yīng).通過(guò)文獻(xiàn)[12]提出的電氣屏蔽模型評(píng)估電氣屏蔽效應(yīng);(3) 使用提出的鎖存窗屏蔽模型計(jì)算脈沖對(duì)鎖存器造成的失效率并統(tǒng)計(jì)電路總體失效率.最后,取各個(gè)測(cè)試向量下的電路平均失效率,進(jìn)而通過(guò)式(25)計(jì)算可得電路總體軟錯(cuò)誤率. 算法2 SERComputing //輸入:電路網(wǎng)表、測(cè)試向量數(shù)目、工藝庫(kù)參數(shù). //輸出:電路總體軟錯(cuò)誤率. 讀取輸入?yún)?shù)并解析電路網(wǎng)表; 使用隨機(jī)向量生成器產(chǎn)生測(cè)試向量; FORi← 1 toNDO 電路邏輯仿真; 查找敏化路徑并記錄路徑延遲; 識(shí)別扇出重匯聚子路徑并標(biāo)記扇出點(diǎn)與匯聚點(diǎn); FORj← 1 toSDO FORw← 1 toWDO FORk← 1 toGDO 協(xié)同計(jì)算脈沖疊加與電氣屏蔽效應(yīng); END 計(jì)算鎖存窗屏蔽效應(yīng); 統(tǒng)計(jì)電路總體失效率; END END END 計(jì)算電路總體軟錯(cuò)誤率; 4.2 實(shí)驗(yàn)結(jié)果的比較 本文實(shí)驗(yàn)環(huán)境為Windows XP x86 SP3 OS、4GB內(nèi)存、Intel Quad-Core i5處理器. 將時(shí)鐘頻率設(shè)定為2GHz,Tsh設(shè)定為30ps[15],隨機(jī)產(chǎn)生1000組測(cè)試向量[16],使用如下雙指數(shù)電流源[9]進(jìn)行初始SET脈沖寬度生成. (26) 其中Q為電荷收集量,τα為電荷收集時(shí)間常數(shù),τβ為電荷通道建立時(shí)間常數(shù).45nm工藝下,τα和τβ分別取值為1.5×10-10、5×10-11s. 針對(duì)Q∈[0,300fc]中10的整數(shù)倍電荷量的粒子進(jìn)行初始脈寬生成,使用第3節(jié)提出的多周期瞬態(tài)脈沖疊加方法對(duì)SET脈沖進(jìn)行疊加并計(jì)算脈沖對(duì)電路造成的總體軟錯(cuò)誤率,計(jì)算結(jié)果如表1所示. 表1中SER1與時(shí)間1、SER2與時(shí)間2分別為不考慮和考慮多時(shí)鐘周期瞬態(tài)脈沖疊加的軟錯(cuò)誤率計(jì)算結(jié)果與時(shí)間開銷,SER3與時(shí)間3為文獻(xiàn)[14]中僅考慮多時(shí)鐘周期情形的軟錯(cuò)誤率計(jì)算結(jié)果與時(shí)間開銷.由于同類文獻(xiàn)甚少,因此本文主要與同類文獻(xiàn)[14]進(jìn)行比較.定義A方法軟錯(cuò)誤率評(píng)估結(jié)果SERA相對(duì)于B方法軟錯(cuò)誤率評(píng)估結(jié)果SERB的偏差SERdiff為: (27) 因此有表1數(shù)據(jù)diff21、diff32,含義分別為SER2相對(duì)SER1以及SER3相對(duì)SER2的軟錯(cuò)誤率偏差,從而有其均值7.5%與9.2%.這意味著:(1)與考慮多時(shí)鐘周期瞬態(tài)脈沖疊加的軟錯(cuò)誤率計(jì)算結(jié)果相比,不考慮多時(shí)鐘周期瞬態(tài)脈沖疊加的軟錯(cuò)誤率計(jì)算結(jié)果要被低估7.5%.分析其原因,雖然3.1節(jié)從統(tǒng)計(jì)學(xué)角度指出忽略脈 表1 軟錯(cuò)誤率計(jì)算結(jié)果與時(shí)間開銷 數(shù)據(jù)指出考慮多時(shí)鐘周期的情形會(huì)使軟錯(cuò)誤率計(jì)算結(jié)果更高[14].由此可見,相比于扇出重匯聚導(dǎo)致的脈沖疊加,多時(shí)鐘周期情形導(dǎo)致的軟錯(cuò)誤率提升占據(jù)主導(dǎo)地位,因而綜合考慮多時(shí)鐘周期瞬態(tài)脈沖疊加的軟錯(cuò)誤率計(jì)算結(jié)果SER2要比SER1偏高.(2)文獻(xiàn)[14]的軟錯(cuò)誤率計(jì)算結(jié)果SER3比本文SER2還要高9.2%.分析其原因,文獻(xiàn)[14]認(rèn)為脈寬是時(shí)鐘周期的多少倍,就會(huì)至少造成多少次失效,軟錯(cuò)誤率顯然被高估.此外,圖8給出SER1、SER2、SER3的對(duì)比結(jié)果,它們具有一致的變化趨勢(shì),進(jìn)一步說(shuō)明本文方法是合理的. 關(guān)于時(shí)間開銷,本文使用考慮扇出重匯聚的敏化路徑逼近搜索算法,并進(jìn)行脈沖疊加,因而引入較多的時(shí)間開銷.由表1可知,SER2平均計(jì)算時(shí)間約為SER1平均計(jì)算時(shí)間的1.7倍,但是本文的軟錯(cuò)誤率計(jì)算準(zhǔn)確度平均提高7.5%.此外,由于文獻(xiàn)[14]使用高性能計(jì)算機(jī)評(píng)估軟錯(cuò)誤率,其時(shí)間開銷較小.由于計(jì)算平臺(tái)的不一致性,本文未與其進(jìn)行時(shí)間開銷的比較. 集成電路工藝水平的不斷提升,導(dǎo)致鎖存器越發(fā)容易受到單粒子瞬態(tài)脈沖的干擾而發(fā)生誤采樣.高性能集成電路工作頻率的提高,路徑延遲的降低,使得扇出重匯聚導(dǎo)致的SET脈沖疊加越發(fā)不容忽視.理論分析表明,扇出重匯聚導(dǎo)致疊加的SET脈沖可能更寬.同時(shí),時(shí)鐘周期的減小,進(jìn)一步加重了疊加的脈沖在多個(gè)周期之內(nèi)對(duì)鎖存器的干擾.提出的鎖存窗屏蔽模型,充分考慮扇出重匯聚導(dǎo)致的SET脈沖疊加,并對(duì)多時(shí)鐘周期情形具有很好的適用性.本文方法與不考慮多時(shí)鐘周期瞬態(tài)脈沖疊加的方法相比,使用不到2倍的時(shí)間開銷,平均提高7.5%的軟錯(cuò)誤率評(píng)估準(zhǔn)確度,能夠?yàn)殡娐反嗳豕?jié)點(diǎn)的篩選和選擇性抗輻射加固提供參考. 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E-mail:abyan@mail.ustc.edu.cn 梁華國(guó) 男,1959年生于安徽合肥,2003年博士畢業(yè)于德國(guó)斯圖加特大學(xué),現(xiàn)為合肥工業(yè)大學(xué)電子科學(xué)與應(yīng)用物理學(xué)院和計(jì)算機(jī)與信息學(xué)院教授、博士生導(dǎo)師.1998年至2003年,在德國(guó)斯圖加特大學(xué)計(jì)算機(jī)科學(xué)系作訪問(wèn)學(xué)者,并獲得德國(guó)斯圖加特大學(xué)博士學(xué)位.先后主持或參加多項(xiàng)國(guó)際和國(guó)內(nèi)的國(guó)家級(jí)研究與開發(fā)項(xiàng)目,包括德國(guó)國(guó)家自然科學(xué)基金(DFG)、國(guó)家自然科學(xué)基金面上項(xiàng)目和重點(diǎn)基金項(xiàng)目、國(guó)家教育部回國(guó)人員科研啟動(dòng)基金.出版德文專著一本,發(fā)表論文超過(guò)100篇.研究興趣包括內(nèi)建自測(cè)試、數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化、ATPG算法以及分布式控制系統(tǒng)等.E-mail:huagulg@hfut.edu.cn 黃正峰 男,1978年生于安徽無(wú)為,現(xiàn)為合肥工業(yè)大學(xué)電子科學(xué)與應(yīng)用物理學(xué)院副教授、碩士生導(dǎo)師.研究興趣主要包括星載系統(tǒng)芯片SoC的抗輻射加固、嵌入式系統(tǒng)的綜合與測(cè)試、數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化等. E-mail:huangzhengfeng@139.com 易茂祥 男,1964年生于安徽廣德縣,2010年獲得合肥工業(yè)大學(xué)計(jì)算機(jī)應(yīng)用技術(shù)專業(yè)工學(xué)博士學(xué)位.2002年曾在德國(guó)斯圖加特大學(xué)作訪問(wèn)學(xué)者.主持省級(jí)高校自然科學(xué)研究項(xiàng)目或國(guó)家自然科學(xué)基金多項(xiàng),并在國(guó)內(nèi)外期刊或?qū)W術(shù)會(huì)議上發(fā)表學(xué)術(shù)論文40余篇,其中第一作者20余篇,在IEEE Transactions on VLSI Systems上發(fā)表論文1篇.E-mail:mxyi126@126.com 蔣翠云 女,1962 年生于安徽蚌埠,合肥工業(yè)大學(xué)副教授,主要研究方向?yàn)閿?shù)值分析、有理逼近、容錯(cuò)計(jì)算、內(nèi)建自測(cè)試等. E-mail:hgdyun@foxmail.com A Latching-Window Masking Model Considering Overlapped Transient Pulses in Multi-cycle YAN Ai-bin1,2,LIANG Hua-guo3,HUANG Zheng-feng3,JIANG Cui-yun4,YI Mao-xiang3 (1.SchoolofComputerandInformation,HefeiUniversityofTechnology,Hefei,Anhui230009,China; 2.SchoolofComputerScienceandTechnology,AnhuiUniversity,Hefei,Anhui230009,China; 3.SchoolofElectronicScience&AppliedPhysics,HefeiUniversityofTechnology,Hefei,Anhui230009,China; 4.SchoolofMathematics,HefeiUniversityofTechnology,Hefei,Anhui230009,China) Technology scaling results in that chip failure caused by single event transient pulses is becoming more and more serious.In order to accurately compute the failure rates introduced by the transient pulses impacting on latches,a novel latching-window masking model considering overlapped transient pulses in multi-cycle is proposed.Firstly,sensitized paths and delays are calculated by the proposed re-convergence aware sensitized path searching algorithm.Further,on re-convergence paths,pulses are overlapped by the proposed pulse overlapping calculation technique.Finally,as regards transient pulses arriving at latches,failure rates are computed by the proposed latching-window masking model.The proposed technique can accurately compute re-convergence induced pulse overlap and it is suitable to estimate failure rates considering multi-cycle.Experimental results for ISCAS'85 benchmarks show that,compared with the approach which has not considered pulse overlap in multi-cycle,the proposed technique improves 7.5% soft error rate accuracy on average with only less than twice the simulation time overhead. latching-window masking;pulse overlap;multi-cycle;re-convergence 2015-01-13; 2016-02-03;責(zé)任編輯:梅志強(qiáng) 國(guó)家自然科學(xué)基金(No.61371025, No.61574052, No.61674048, No.61604001) TP391.72、TN432 A 0372-2112 (2016)12-3011-09 ??學(xué)報(bào)URL:http://www.ejournal.org.cn 10.3969/j.issn.0372-2112.2016.12.0283 本文方案
4 實(shí)驗(yàn)與結(jié)果分析
5 總結(jié)