唐彩彬

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇無錫 214035）

基于ATE的電源芯片Multi-Site測(cè)試設(shè)計(jì)與實(shí)現(xiàn)

唐彩彬

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇無錫 214035）

介紹了電源芯片的多Site測(cè)試設(shè)計(jì)與實(shí)現(xiàn)?；贑TA8280測(cè)試系統(tǒng)，通過對(duì)芯片CP（晶圓測(cè)試）要求進(jìn)行分析，設(shè)計(jì)了8 Site測(cè)試電路外圍，能夠?qū)崿F(xiàn)對(duì)晶圓進(jìn)行8 Die并行測(cè)試。測(cè)試結(jié)果顯示，該方案能夠有效提升該電源芯片的測(cè)試效率，降低測(cè)試成本。

CTA8280；CP測(cè)試；Multi-Site；測(cè)試效率

1　引言

近年來，隨著電子信息技術(shù)的不斷發(fā)展與模擬集成電路市場(chǎng)的日趨擴(kuò)大，電源管理芯片的應(yīng)用也越來越廣泛。集成電路產(chǎn)業(yè)主要由設(shè)計(jì)、制造、測(cè)試、封裝、可靠性5部分組成，而測(cè)試是集成電路產(chǎn)業(yè)鏈中重要的一環(huán)[1]。

電源管理芯片主要應(yīng)用于計(jì)算機(jī)、網(wǎng)絡(luò)通信、消費(fèi)電子和工業(yè)控制等領(lǐng)域。技術(shù)方面，更高的集成度、更高的功率密度、更強(qiáng)的耐壓、耐流能力以及更高的能效等一直是電源管理類芯片的發(fā)展方向。眾所周知，所有的商用化芯片最終都要依賴于ATE（Automatic Test Equipment）設(shè)備進(jìn)行量產(chǎn)測(cè)試[2]。在芯片量產(chǎn)過程中，芯片的成本主要來源于流片、測(cè)試與封裝，其中對(duì)Wafer（晶圓）進(jìn)行CP測(cè)試（中測(cè)）顯得尤為重要。因?yàn)椋娫垂芾硇酒枰贑P時(shí)通過trimming來將芯片定向確定做成其系列中的某一款，這也是解決相似電路節(jié)省光刻版的最佳方案。除此之外，考慮到降低封裝成本，同樣也需要通過CP來篩選出晶圓中的不良Die。

本文針對(duì)國(guó)內(nèi)某款電源管理芯片，基于ATE、全自動(dòng)探針臺(tái)、專用探針卡，搭建了一套完整的晶圓測(cè)試平臺(tái)。該平臺(tái)實(shí)現(xiàn)了對(duì)晶圓的高效測(cè)試，在縮短晶圓測(cè)試時(shí)間和降低晶圓測(cè)試成本方面有顯著成果。

2　測(cè)試平臺(tái)搭建

2.1測(cè)試系統(tǒng)介紹

本文采用CTA8280自動(dòng)測(cè)試系統(tǒng)進(jìn)行CP測(cè)試設(shè)計(jì)，測(cè)試系統(tǒng)由PC機(jī)、測(cè)試主機(jī)、DUT盒、測(cè)試終端接口、GPIB接口等幾部分構(gòu)成，該系統(tǒng)是以量產(chǎn)測(cè)試模擬類IC產(chǎn)品為目標(biāo)的高性能集成電路測(cè)試機(jī)，可適應(yīng)于IC的芯片測(cè)試和成品測(cè)試。主要可測(cè)試運(yùn)放等線性電路、功放類電路、馬達(dá)驅(qū)動(dòng)類電路、電源管理類電路、收音機(jī)類電路等各類模擬電路和數(shù)模類電路。

CTA8280是以測(cè)試頭為基礎(chǔ)的系統(tǒng)，該系統(tǒng)內(nèi)部主要包括TIF測(cè)試接口模塊、雙路電壓電流源DVI、大功率電壓電流源PVI、四路電壓電流源QVI、OVI八路電壓電流源、CBIT 128路用戶繼電器驅(qū)動(dòng)單元、TMU四路時(shí)間測(cè)量單元、DACM音頻信號(hào)及AC測(cè)量單元、HKV高壓測(cè)量單元、TRM修調(diào)專用模塊、DIO數(shù)字測(cè)量模塊等模塊，系統(tǒng)內(nèi)部結(jié)構(gòu)如圖1所示。CTA8280自動(dòng)測(cè)試系統(tǒng)配有TTL和GPIB接口，可連接所有的探針臺(tái)和分選機(jī)，基于C/C++環(huán)境編程，具有MAP顯示及多種MAP數(shù)據(jù)保存功能。

圖1　測(cè)試系統(tǒng)結(jié)構(gòu)圖

2.2總體架構(gòu)設(shè)計(jì)

基于晶圓CP量產(chǎn)化測(cè)試要求，本文設(shè)計(jì)出一套完整的測(cè)試平臺(tái)，總體設(shè)計(jì)框圖如圖2所示。測(cè)試站（STATION A/B）是測(cè)試機(jī)提供給用戶的測(cè)試總線接口，A站和B站共享測(cè)試機(jī)的硬件資源，可按需要選擇各自的測(cè)試產(chǎn)品進(jìn)行測(cè)試。在同一個(gè)站中，需要根據(jù)被測(cè)芯片所需資源和測(cè)試機(jī)已配有的硬件資源，選擇多個(gè)電路并行測(cè)試，最多可設(shè)計(jì)8 Site并測(cè)。通過對(duì)測(cè)試機(jī)DUT的設(shè)計(jì)，并通過排線將該測(cè)試需要用的資源引到探針卡上。在探針卡上設(shè)計(jì)芯片測(cè)試外圍，最終通過探針將電流電壓等信號(hào)加到每一個(gè)待測(cè)Die的Pad上。實(shí)際的自動(dòng)并行測(cè)試還需要有探針臺(tái)的配合，同樣需要對(duì)探針臺(tái)做相應(yīng)的設(shè)置[3]。

圖2　測(cè)試平臺(tái)結(jié)構(gòu)圖

2.3探針卡及DUT設(shè)計(jì)

在繪制DUT及探針卡PCB的過程中，需先對(duì)各個(gè)電路模塊及器件進(jìn)行合理的布局。布局的總原則是盡可能將元器件按照同一方向排列，選擇PCB進(jìn)入熔錫系統(tǒng)的方向以避免焊接不良；調(diào)整元器件位置，使得射頻路徑長(zhǎng)度最小，并使輸入盡可能遠(yuǎn)離輸出；為了保證焊接（熔錫）的可操作性元器件最少要保持0.5 mm的間距；對(duì)于雙面板，應(yīng)一面放置表貼元件，一面放置過孔元件。設(shè)計(jì)中需要注意的主要事項(xiàng)有：

（1）根據(jù)探針臺(tái)的實(shí)際情況定義探針卡的長(zhǎng)度及寬度（本文設(shè)計(jì)203 mm×114 mm的矩形）。

（2）設(shè)計(jì)探針卡PCB時(shí)在卡中間需預(yù)留洞孔（本文設(shè)計(jì)6 mm半徑圓）以方便后期探針制作和探針臺(tái)對(duì)針清針操作。

（3）探針卡上空間有限，本文為了實(shí)現(xiàn)8 Site高效測(cè)試，將芯片的熔絲修調(diào)模塊放置在測(cè)試機(jī)DUT上。

（4）對(duì)于芯片中易受干擾的測(cè)試Pad，在不加電時(shí)需通過繼電器與測(cè)試機(jī)電源徹底斷開。

（5）布局布線時(shí)由于排列緊湊，遇到大體積的元器件需考慮相互間的配合問題，并且需要控制線的粗細(xì)與間距。

在探針卡PCB板制作完成后，需要根據(jù)圓片的Pad位置、芯片面積大小、劃片槽寬度等信息選擇8 Site的排列方式并制作探針。

3　8 Site測(cè)試實(shí)現(xiàn)

3.18 Site并行測(cè)試電路結(jié)構(gòu)

對(duì)電源芯片晶圓進(jìn)行測(cè)試需要設(shè)計(jì)相應(yīng)的外圍電路，將測(cè)試機(jī)的資源加載到待測(cè)管芯的相應(yīng)Pad上。根據(jù)ATE測(cè)試系統(tǒng)和外圍設(shè)計(jì)要求來分配測(cè)試機(jī)資源，需要綜合考慮測(cè)試方案對(duì)ATE測(cè)試資源的能力與精度等方面的要求。在測(cè)試機(jī)資源能滿足的基礎(chǔ)上，盡量進(jìn)行多Site測(cè)試，使測(cè)試機(jī)的資源利用最大化。

本文采用8 Site設(shè)計(jì)方案，Site1測(cè)試外圍電路如圖3所示，Site2～Site8測(cè)試外圍結(jié)構(gòu)與Site1相同，將測(cè) 試機(jī) 資 源 分 配 成 DVI0～DVI7、QVI0～QVI7、OVI0～OVI7、OVI8～OVI15、TMU0～TMU7并分別對(duì)應(yīng)每一個(gè)Site。該芯片除了熔絲Pad外主要有T0、T11、T15、VDD、DRAIN、CS和GND管腳，其中考慮到芯片測(cè)試過程中GND管腳可能會(huì)有大電流流過，對(duì)GND采取制作雙針。該測(cè)試方案單Site總計(jì)需要使用5路電流電壓源和1路時(shí)間測(cè)試源，由于本文系統(tǒng)只配備了32路電流電壓源，所以設(shè)計(jì)中T11與T15管腳通過繼電器K18對(duì)OVI8～OVI15電流電壓源進(jìn)行復(fù)用。設(shè)計(jì)中使用雙刀雙擲繼電器，這樣2個(gè)Site可以共用1個(gè)繼電器，并且使用同樣的控制位，實(shí)現(xiàn)了對(duì)已有資源的最大利用。

圖3　測(cè)試外圍電路設(shè)計(jì)圖

3.2具體測(cè)試電路的設(shè)計(jì)

電源芯片測(cè)試大體上可以概括為直流參數(shù)（DC）測(cè)試、交流參數(shù)（AC）測(cè)試和功能測(cè)試3個(gè)方面。DC測(cè)試是一系列測(cè)試的統(tǒng)稱，其中包括開短路測(cè)試、漏電流測(cè)試、靜態(tài)/動(dòng)態(tài)功耗電流測(cè)試、靜態(tài)電流測(cè)試、高阻態(tài)漏電流測(cè)試等；交流參數(shù)又稱AC參數(shù)，AC參數(shù)測(cè)試的目的是保證制造或設(shè)計(jì)出來的芯片符合它所有的時(shí)序規(guī)格；功能測(cè)試通常用來驗(yàn)證被設(shè)計(jì)或被制造出來的芯片是否能夠正常執(zhí)行它被賦予的邏輯功能。本文針對(duì)該電源芯片主要做了如下幾項(xiàng)測(cè)試。

3.2.1開短路測(cè)試

開短路測(cè)試 (Open/Short Test)又稱為Continuity Test或Contact Test，這項(xiàng)測(cè)試用來檢查芯片的信號(hào)管腳電氣特性上是否連接正常，有沒有發(fā)生信號(hào)管腳之間短路或者信號(hào)管腳和電源或地短路的情況。由于條件限制，本文只對(duì)VDD、T11、T15、DRAIN做了開短路測(cè)試，通過這些管腳拉100 μA電流測(cè)電壓的方式來驗(yàn)證這些管腳是否出現(xiàn)開短路，K23繼電器需要進(jìn)行動(dòng)作以切除電容的影響。開短路測(cè)試耗時(shí)短，為了節(jié)省芯片的測(cè)試時(shí)間，將開短路測(cè)試項(xiàng)放在前面測(cè)試是測(cè)試過程中通常的做法。

3.2.2VDD開啟電壓測(cè)試

本文通過檢測(cè)DRAIN腳的電平來測(cè)試VDD開啟電壓，開啟電壓的測(cè)試外圍電路如圖4所示。通過對(duì)VDD管腳進(jìn)行電壓掃描的方式進(jìn)行測(cè)試，VDD由0 V上升為5.1 V，此時(shí)DRAIN端為高電平（約5 V），以200 mV的步進(jìn)增加VDD值，直到DRAIN端電壓變?yōu)榈碗娖?，記錄此時(shí)VDD的值，即為芯片VDD開啟電壓值。根據(jù)VDD_ON測(cè)試值來燒T8、T9兩段熔絲對(duì)VDD開啟電壓進(jìn)行調(diào)節(jié)（T8、T9為PAD與GND之間的熔絲），燒完熔絲再做一次開啟電壓測(cè)試以確保芯片開啟電壓的一致性。

圖4　VDD開啟電壓測(cè)試

3.2.3Vref（CS檢測(cè)參考電壓）測(cè)試

該測(cè)試項(xiàng)的測(cè)試電流原理如圖5所示。VDD加5 V電壓供電，對(duì)T11腳加-0.3 V電壓，對(duì)K25繼電器進(jìn)行動(dòng)作使CS連接到地。為了排除時(shí)間測(cè)試源的影響，TMU資源需連接到K24繼電器的常開端。測(cè)試T15端電壓值，并通過燒寫熔絲將其調(diào)整至400 mV。這項(xiàng)測(cè)試需要對(duì)T10、T1、T2、T3、T4這幾段熔絲進(jìn)行燒寫，需要分兩次進(jìn)行Trim，先根據(jù)Vref測(cè)試初值Vref_bef選擇對(duì)T4、T10兩段熔絲燒寫，Trim后再根據(jù)Vref_af值選擇對(duì)T1、T2、T3三段熔絲的Trim方式，最終測(cè)試判斷第二次Trim后Vref_af2是否在規(guī)范的388～412 mV以內(nèi)。

圖5　Vref測(cè)試電路

3.2.4Tdem_max（最大退磁保護(hù)時(shí)間）與Ton_max（最大導(dǎo)通時(shí)間）測(cè)試

Tdem_max與Ton_max兩項(xiàng)的測(cè)試電路圖相同，如圖6所示。VDD接1 μF電容到GND，T0=VDD，CS=0 V，DRAIN端通過1 kΩ電阻接20 V。此時(shí)，DRAIN端會(huì)周期性地出現(xiàn)脈沖信號(hào)，測(cè)試該脈沖的高電平時(shí)間，即最大退磁保護(hù)時(shí)間，測(cè)試脈沖波形的低電平時(shí)間，即為最大導(dǎo)通時(shí)間。需要注意的是在這兩項(xiàng)測(cè)試中要分別進(jìn)行熔絲燒寫，通過燒寫T5、T6、T7來調(diào)節(jié)最大退磁保護(hù)時(shí)間，燒寫T12、T13、T14來調(diào)節(jié)最大導(dǎo)通時(shí)間。

圖6　Tdem_max與Ton_max測(cè)試

3.2.5IDD（靜態(tài)電流）測(cè)試

靜態(tài)電流測(cè)試電路如圖7所示，測(cè)試條件為VDD=6.5 V，CS=0 V，GND=0 V，其他端口懸空，測(cè)試VDD端電流。

圖7　IDD（靜態(tài)電流）測(cè)試

3.2.6Ijfet（高壓?jiǎn)?dòng)電流）測(cè)試

高壓?jiǎn)?dòng)電流測(cè)試電路如圖8所示，測(cè)試條件為VDD由0 V上升到5 V，DRAIN通過1 kΩ電阻接40 V電壓源，測(cè)試此時(shí)DRAIN端的輸入電流。其中，QVI與OVI源理論上最大只能加到20 V電壓，而DVI最大能達(dá)到50V，所以設(shè)計(jì)中在DRAIN端使用DVI源。

圖8　Ijfet（高壓?jiǎn)?dòng)電流）測(cè)試

3.3測(cè)試程序的調(diào)試與優(yōu)化

完成所有測(cè)試項(xiàng)的程序開發(fā)和參數(shù)設(shè)置后，按照順序先依次調(diào)試各個(gè)測(cè)試項(xiàng)，待每個(gè)測(cè)試項(xiàng)都調(diào)試通過后再進(jìn)行綜合調(diào)試。綜合調(diào)試通過后對(duì)程序進(jìn)行優(yōu)化。程序優(yōu)化的原則是盡量減少測(cè)試時(shí)間，主要是去除不必要的等待時(shí)間或在不影響測(cè)試結(jié)果的情況下盡量縮短等待時(shí)間和一些冗余的程序。

4　測(cè)試結(jié)果

通過對(duì)某電源芯片測(cè)試電路進(jìn)行設(shè)計(jì)，實(shí)現(xiàn)了對(duì)該晶圓的8 Site并行測(cè)試。測(cè)試完成后，對(duì)測(cè)試數(shù)據(jù)進(jìn)行分析，做出8個(gè)Site某關(guān)鍵參數(shù)測(cè)試值分布圖（如圖9所示），該項(xiàng)測(cè)試值呈現(xiàn)理想的正態(tài)分布情況。

圖9　關(guān)鍵參數(shù)測(cè)試值分布

該電源芯片晶圓為8寸片，總管芯數(shù)26 000顆左右。8 Site測(cè)試時(shí)間650 ms左右，單片測(cè)試時(shí)間在62 min以內(nèi)；而單Site測(cè)試時(shí)間500 ms左右，單片測(cè)試時(shí)間在7 h左右?？梢?，8 Site并測(cè)設(shè)計(jì)大大縮短了圓片測(cè)試時(shí)間，有效提升了測(cè)試效率。8 Site并測(cè)map如圖10所示，測(cè)試良率在99%左右。

圖10　8 Site并測(cè)Map圖

5　結(jié)語

晶圓測(cè)試受到利潤(rùn)的影響，對(duì)高效測(cè)試的要求越來越高。本文針對(duì)某款電源芯片的測(cè)試要求，合理利用測(cè)試系統(tǒng)資源，實(shí)現(xiàn)了對(duì)wafer的高效測(cè)試，在提高晶圓測(cè)試效率、降低晶圓測(cè)試成本方面有很好的功效。

[1]Geng L,Chen Z M,Zhao M L.A novel regulation technique and its application to design SC DC-DC converters[J]. Chinese Journal of Semiconductor,2004,25(04).

[2]劉新光.后端設(shè)備面臨更多挑戰(zhàn),高性價(jià)比ATE聚焦中國(guó)[J].電子產(chǎn)品世界,2004(06B),100-103.

[3]蔣和全.模擬集成電路測(cè)試平臺(tái)建設(shè)[J].微電子學(xué),2004, 34(4):363-365.

A Design and Implementation Scheme of Multi-Site Test for ATE-based Power Chip

TANG Caibin
（China Electronics Technology Group Corporation No.58 Research Institute,Wuxi 214035,China）

The paper introduces a design and implementation of Multi-Site test for power chip.By analyzing the CTA8280 test system and CP(wafer test)requirements,the 8 Site test peripheral circuit is designed for 8 Die parallel test.The results show that the proposed scheme effectively improves the test efficiency and reduce the cost.

CTA8280;CP test;Multi-Site;test efficiency

TN407

A

1681-1070（2016）11-0014-04

2016-6-7

唐彩彬（1990—），男，江蘇泰州人，碩士研究生，畢業(yè)于江南大學(xué)集成電路工程專業(yè)，現(xiàn)在中國(guó)電子科技集團(tuán)公司第58研究所從事集成電路測(cè)試研發(fā)工作。