毛小群

（重慶電子工程職業(yè)學院，重慶　401331）

基于FPGA的可變速率PSK數字解調器實現

毛小群

（重慶電子工程職業(yè)學院，重慶401331）

針對QPSK變速率調制數字系統(tǒng)，提出了一種新的基于現場可編程門陣列（FPGA）實現方法，該系統(tǒng)可以支持4.88 Kb/s到2Mb/s和更高的連續(xù)比特速率。設計采用混合乘法器、數控振蕩器（NCO）和積分-梳狀濾波器（CIC），并給出了系統(tǒng)中載波和信號恢復電路的設計結構，且可以移植到任何FPGA器件。提出的設計在Xilinx Virtex-5 FPGA平臺進行了硬件測試。硬件實現結果顯示，采用本方法實現的解調器，表現出優(yōu)越的使用效率。

變速率，調制器，比特速率，現場可編程門陣列

0　引言

隨著全球范圍內個人通信需求的不斷增長，衛(wèi)星通信的使用規(guī)模也不斷增大。相移鍵控（PSK）因為其較好的抗噪能力（即使在低Eb/N0的情況下，相比其他方法它有更低的誤碼率）和再生能力，可以維持較高的服務通信質量（QoS），成為在衛(wèi)星通訊中最常用的數字調制技術。

先進的衛(wèi)星間通信必須支持不同速率，以滿足用戶對更大帶寬的聲音、視頻和數據通信的需求。解調器在任何航空和地面通信接收器中都是一個關鍵的部分，用來從調制信號中獲得需求的基帶數據。為了實現速率達到2Mb/s或者更高的數字解調器，可以使用FPGA來實現可變速率的解調器。

文獻［1］提出了一種QPSK數字解調器，通過調整解調器電路結構，來完成QAM調制方式的解調工作；文獻［2］則提出了無需改變電路結構的數字解調器，就能夠完成QPSK及8PSK解調工作；文獻［3］提出了一種采用并行結構的高速數字解調器，這3種解調器都是基于對固定速率，且速率低于2Mb/s的情況。

本文設計了一種基于FPGA實現的可變速率的QPSK解調器。并在Xilinx Virtex5 FPGA系列的VC707評估板上進行了設計驗證。設計采用混合乘法器、數控振蕩器（NCO）和積分-梳狀濾波器（CIC），并給出了系統(tǒng)中載波和信號恢復電路的設計結構。該系統(tǒng)可以支持4.88 Kb/s到2Mb/s和更高的連續(xù)比特速率。

1　PSK通信系統(tǒng)原理

圖1顯示了一個典型的衛(wèi)星通信PSK系統(tǒng)的基本原理圖。它包含基帶數據的信源編碼，載波相位調制和AWGN信道（天線與通信媒體終端之間，RF信號傳輸的模型）［4］。

圖1　典型PSK通信系統(tǒng)的基本結構框圖

在接收端，通過相反的過程獲得需求的基帶數據。數據的解調可以通過再生實現，也可以通過模擬或者數字接收器實現。解調器的數字實現應該是首選［5］，因為相比模擬解調，數字解調器具有可編程性和更快的定時恢復。

表1顯示了QPSK解調的技術參數。根據處理的反轉圖像調制信號的頻譜中心值，采樣頻率設定為70MHz。

表1　解調器技術參數

2　提出的解調器設計

圖2顯示了提出的數字QPSK解調器的設計框圖。它包括3個跟蹤回路：自動給增益回路（AGC），載波捕獲/跟蹤回路和符號跟蹤回路。

圖2　提出的數字PSK解調器結構

AGC回路跟蹤和調節(jié)由路徑損耗引起的輸入信號功率變化。載波跟蹤回路可以消除載波頻率和相位的不確定性（由于振蕩器的不穩(wěn)定性，符號跟蹤回路的相位消除，數據中頻率的不確定性和接收數據的時鐘同步等問題引起）［6］。一個有限狀態(tài)機被用于選擇捕獲或者跟蹤的模式，和選擇假鎖和實鎖狀態(tài)的輸出。

2.1數控振蕩器和混合器設計

設計數控振蕩器（NCO）是為了產生正弦和余弦載波［7］，用于與數字調制的輸入數據進行結合。正弦信號被用于相位組件，而余弦信號用于產生復雜信號的正交分量［8］。圖3顯示了NCO的設計結構。表2給出了NCO的技術指標參數。

圖3　FPGA中NCO設計結構圖

表2　NCO技術參數

在相關信道的載波頻率附近，混合器將數字化的輸入數據樣本與合成載波相乘，以便將需要的信道帶入基帶范圍?；旌掀鞯妮敵鐾瑫r包含頻率組件在輸入采樣頻率的和值與差值。為了硬件驗證本文設計，結構中混合器必須在ADC的采樣頻率下進行工作。如表3給出了混合器的技術指標參數。

表3　混合器技術參數

2.2環(huán)路濾波器設計

提出的解調器結構中的環(huán)路濾波器是一個二階滯后濾波器，如圖4所示。濾波傳輸函數為：

圖4　數字環(huán)路濾波器

二階鎖相環(huán)的環(huán)路帶寬Bn為：

根據載波和符號跟蹤環(huán)的環(huán)路帶寬，可以計算出環(huán)路濾波器系數，如下式所示：

其中，wn是環(huán)路的固有頻率，Tsamp是采樣間隔，ξ是阻尼系數，K0和Kd為NCO增益和混合器增益。

2.3CIC濾波器設計

在提出的數字解調器結構中，為了進一步處理信號需要兩個必須的功能：低通濾波和抽樣。在混合器之后必須立刻進行低通濾波，以便消除由混合功能引起的多余信號頻率。抽樣是為了減少輸入采樣速率，以便為后續(xù)階段在最大程度上，減少所需釋放信號的過程［9］。

CIC濾波器是一個十分有效的執(zhí)行抽樣的方法［10］，圖5顯示了CIC濾波器的結構。包括N個級聯積分器（鎖定采樣頻率為fs），速率變化因子R，N個級聯的梳階段（工作頻率為fs/R），其中N具體的數量或者濾波器階數。CIC濾波器是高效的硬件濾波器結構，因為它只使用移位寄存器和加法器來執(zhí)行濾波功能［5］。

圖5　CIC抽樣濾波器結構圖

濾波器擁有一個頻率響應函數，如下所示。

其中，f是相對于輸入采樣速率的歸一化頻率，k濾波增益且R是抽樣速率。

通過抽樣因子R可以控制濾波器通帶帶寬［11］，而R是可以調節(jié)的，從而可以提供靈活的解調帶寬來匹配符號邊界。濾波器技術參數如表4所示。

表4　CIC濾波器技術參數

在CIC濾波器之后使用了可編程的有限脈沖響應濾波器（PFIR），以便彌補頻帶傾斜。精度密度系數可以制定在1 bits到32 bits范圍內。圖6顯示了符號速率為2Mb/s時，補償CIC的濾波響應。

圖6　補償CIC濾波響應

為了增加信噪比（SNR）以便更好地實現信號估計，在解調器中使用根余弦濾波器作為匹配濾波器。升余弦濾波器的幅值響應為：

其中，Ts表示單位符號間隔，α表示滾降系數并且在系統(tǒng)實現中設置為0.35。

3　實驗結果與分析

整個設計的實現是使用VerilogHDL 2001，且沒有使用FPGA IP核，因此，提出的設計是獨立平臺，可以應用于任何FPGA模塊比如Xilinx或者Actel。盡管如此，本文FPGA實現實驗使用了XilinxISE9.2i，功能函數仿真使用了與Xilinx Virtex-5 FPGA匹配的Questa Sim 10.0b。圖7顯示了實現提出設計的硬件測試系統(tǒng)。包括COMTECH調制解調器用于調制輸入，Tektronix TLA5201B邏輯分析儀用于捕獲和觀察解調器的輸出結果。

圖7　硬件測試系統(tǒng)

使用Simulink模型對不同的設計參數進行了仿真，從而更容易的完成硬件實現。下頁圖8給出了符號速率為2Mb/s時，解調器端口4相位星座圖和眼圖。

圖8 QPSK星座和眼圖

圖9（a）顯示了在閉環(huán)條件下輸入與本地載波之間，載波跟蹤環(huán)路的相位誤差響應。圖9（b）顯示了符號速率為2Mb/s時BER的理論值與仿真值。PSK編碼系統(tǒng)達到了0.5dB的實現裕量，編碼增益大概為5dB。

圖9　（a）鎖定載波跟蹤環(huán)路的載波相位誤差

圖9（b）載波跟蹤環(huán)路的BER曲線

圖10顯示了由ADC通過40Mb/s采樣后，70MHz載波16 384點的FFT圖。無雜散動態(tài)范圍（SFDR）＞50 dB，由此可以看出相對于ADC動態(tài)范圍，解調器的性能是獨立分布的。

圖10　ADC特性的FFT圖

已調信號需要通過Xilinx開發(fā)板集成的ACD模擬設備AD9054A，且通過邏輯分析儀捕獲其輸出。該數據存儲在FPGA的ROM中，作為整個設計的仿真輸入。Questa Sim 10.0b的結果如圖11所示。仿真結果包括相位誤差處于鎖定狀態(tài)時的調制信號輸入，NCO的合成載波，混合器輸出，數字ADC輸出，CIC濾波器輸出。

4　結論

本文提出一種硬件有效的QPSK數字解調器結構，該設計使用可編程數據速率，可適用于先進的衛(wèi)星通信系統(tǒng)。提出的設計是獨立平臺，可以移植在任何目標FPGA。提出的設計在Xilinx Virtex-5 FPGA平臺進行了硬件測試。硬件實現結果顯示，采用本文方法實現的解調器，表現出優(yōu)越的使用效率。

圖11　數字解調器的功能仿真結果

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FPGA Implementation of Variable Rate PSK Digital Demodulator

MAO Xiao-qun
（Chongqing College of Electronic Engineering，Chongqing 401331，China）

In order to achieve QPSK variable rate modulation digital system，a novel based on field programmable gate array（FPGA）implementation method is proposed.The system can support 4.88Kb/s to 2Mb/s and higher continuous bit rate.Design with the mixed multiplier，numerically controlled oscillator（NCO）and integral comb filter（CIC），and the structure of carrier recovery circuit and signal of the system is described.This system can be ported to any FPGA device.The proposed design of the hardware tests in the Xilinx Virtex-5 FPGA platform.The test results show that the proposed demodulator show superior ability in efficiency.

variable rate，modulator，bit rate，field programmable gate array（FPGA）

TN761

A

1002-0640（2016）08-0181-04

2015-06-05

2015-07-23

毛小群（1981-），女，湖南邵陽人，研究生，講師。研究方向：電子技術、自動化控制，信號處理。