黃國城　尹　韜　朱淵明　許曉冬　張亞朝　楊海鋼*（中國科學(xué)院電子學(xué)研究所北京100190）（中國科學(xué)院大學(xué)北京100049）

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一種-100 dB電源抑制比的非帶隙基準(zhǔn)電壓源

黃國城①②尹韜①朱淵明①②許曉冬①張亞朝①②楊海鋼*①①
①（中國科學(xué)院電子學(xué)研究所北京100190）
②（中國科學(xué)院大學(xué)北京100049）

該文提出一種非帶隙基準(zhǔn)電路，通過一個(gè)帶超級源極跟隨器的預(yù)調(diào)制電路提供一個(gè)穩(wěn)定的電壓，為基準(zhǔn)核心電路供電。超級源極跟隨器通過降低基準(zhǔn)核心電路電源端的對地阻抗，有效提高了基準(zhǔn)電路的電源抑制能力。該基準(zhǔn)電路采用0.35μm CMOS工藝設(shè)計(jì)并流片，測試結(jié)果表明，該電路的工作電源電壓為1.8～5 V，靜態(tài)電流約為13μA。低頻處電源抑制比（PSRR）約等于-100 dB，在小于1 kHz頻率范圍內(nèi)PSRR均優(yōu)于-93 dB。并且其片上面積僅為0.013mm2。

CMOS基準(zhǔn)電路；非帶隙基準(zhǔn)電路；預(yù)調(diào)制電路；超級源極跟隨器；電源抑制比

1　引言

近年來，智能手機(jī)、掌上電腦、便攜式影音設(shè)備以及醫(yī)療設(shè)備等消費(fèi)類電子呈現(xiàn)不斷增長的趨勢。在為這些設(shè)備供電時(shí)，不論是開關(guān)電源還是線性電源，都必須經(jīng)過電源管理模塊輸出穩(wěn)定的供電電壓，才能保證設(shè)備的功能和性能達(dá)到預(yù)期指標(biāo)。基準(zhǔn)電壓源是電源管理以及一些數(shù)?；旌想娐分械年P(guān)鍵模塊，它的電源抑制比（Power Supply Rejection Ratio，PSRR）和溫漂特性都將直接影響整體電路的性能。

傳統(tǒng)的基準(zhǔn)電壓源采用由雙極型晶體管實(shí)現(xiàn)的帶隙基準(zhǔn)電路，在集成電路工藝中，雙極型晶體管可以直接采用雙極型工藝產(chǎn)生［1］，也可以由標(biāo)準(zhǔn)CMOS工藝中的寄生三極管產(chǎn)生［27］-。相對于雙極型工藝，CMOS工藝具有靜態(tài)功耗低、電源電壓適用范圍廣以及掩膜層數(shù)少等優(yōu)點(diǎn)，因此在集成電路領(lǐng)域得到了廣泛應(yīng)用。為了兼容CMOS工藝以及降低制造成本，無三極管的非帶隙基準(zhǔn)電壓電路得到了廣泛的研究［816］-。文獻(xiàn)［2］提出一種提高PSRR的自調(diào)制電路，但是由于采用了三極管產(chǎn)生帶隙基準(zhǔn)，整體電路的電源電壓以及靜態(tài)功耗都相對較大，同時(shí)耗費(fèi)的面積也較大。文獻(xiàn)［9］提出了一種基于飽和區(qū)的PMOS管和NMOS管的柵源電壓權(quán)重差的基準(zhǔn)電壓，電路結(jié)構(gòu)簡單，但是PSRR只有-47 dB。在電源管理芯片如低壓差線性穩(wěn)壓器（LDO）中，輸出電壓的PSRR是一個(gè)重要的參數(shù)。由于LDO的輸出電壓與基準(zhǔn)電壓是比例關(guān)系，意味著LDO的輸出電壓的PSRR比基準(zhǔn)電壓PSRR少幾個(gè)dB。一般來說LDO的輸出電壓PSRR也將受到限制［17］。因此，基準(zhǔn)電壓的PSRR會影響LDO輸出電壓的PSRR能達(dá)到的上限。本文針對以上所述問題，提出一種高電源抑制比的非帶隙基準(zhǔn)電路，并采用G lobal Found ry 0.35μm CMOS工藝進(jìn)行流片以及測試，測試結(jié)果表明，該電路在擴(kuò)大電源電壓適用范圍（1.8～5 V）、減少靜態(tài)功耗（13μA）的同時(shí)，低頻處PSRR達(dá)到了約-100 dB，在小于1 kHz頻率范圍內(nèi)PSRR均優(yōu)于-93 dB，30MHz頻率范圍內(nèi)的PSRR優(yōu)于-40 dB。在0oC～100oC范圍內(nèi)溫漂為160 ppm/oC，片上有效面積僅為0.013mm2。

圖1　非帶隙電壓基準(zhǔn)電路圖

2　電路結(jié)構(gòu)與分析

圖1為整體電路圖，包括啟動電路、預(yù)調(diào)制電路、電流基準(zhǔn)以及電壓基準(zhǔn)電路；整個(gè)電路結(jié)構(gòu)不包含運(yùn)放和三極管，因此能有效減少靜態(tài)功耗。采用包含超級源極跟隨器的預(yù)調(diào)制電路模塊，其目的是為了有效提高電源抑制比。

2.1非帶隙基準(zhǔn)電壓源電路結(jié)構(gòu)

電壓基準(zhǔn)電路由M 12～M 15構(gòu)成，M 14和M 15采用二極管連接的形式，M 13的柵極電壓由M 14和M 15的分壓產(chǎn)生，通過M 12～M 15的連接關(guān)系，基準(zhǔn)電壓Vref可用式（1）表示。其中，GS12V和GS13V分別為M 12和M 13的柵源電壓，和分別為M 14和M 15的跨導(dǎo)。由于M 14和M 15的電流相等，可以調(diào)整M 14和M 15的寬長比，達(dá)到控制m14g和m15g的值。之所以采用二極管連接的形式，而沒有采用電阻分壓的方式，是為了減少面積的開銷。流過M 14和M 12的電流分別為200 nA和800 nA，如果采用電阻分壓的方式，大約需要7.5 MΩ的片上電阻（V2結(jié)點(diǎn)電壓為2VGSP，約等于1.5 V）。

M 12和M 13都工作在飽和區(qū)，由MOS管平方律公式［1］可以得出，其中為閾值電壓，μ為載流子遷移率，OXC為柵極氧化層電容密度。假設(shè)漏極電流I一定，柵源電壓與閾值電壓成正比的關(guān)系，M 12和M 13分別為PMOS管和NMOS管，如果二者的閾值電壓和載流子遷移率的溫度特性呈現(xiàn)一定的關(guān)系，則將有可能在某溫度下獲得零溫度系數(shù)。

NMOS管和PMOS的閾值電壓與溫度成線性關(guān)系，載流子遷移率則是溫度的指數(shù)函數(shù)，這兩個(gè)參數(shù)分別可分別表示為［18］

其中，thnV，thpV，nμ，pμ，vthnβ，vthpβ，Nβμ，Pβμ分別為NMOS和PMOS管的閾值電壓和遷移率以及它們的溫度系數(shù)，0T為參考溫度。

將式（1）對溫度T求導(dǎo)并令其在室溫rT下等于0，并代入式（2）～式（5），得到式（6）［9］：

令相加的兩項(xiàng)各等于0，得到在室溫下取得零溫度系數(shù)的條件為

對于G lobal Found ry 0.35μm CMOS工藝來說，NMOS管和PMOS管的閾值電壓和遷移率的溫度特性仿真如圖2所示。

圖2　 Global Found ry 0.35μm CMOS工藝下閾值電壓和遷移率的溫度特性

2.2預(yù)調(diào)制電路以及PSRR分析

為了增強(qiáng)電源抑制能力，電路中增加了預(yù)調(diào)制電路［2，5］，給基準(zhǔn)電路提供一個(gè)較穩(wěn)定的供電電壓，如圖1中的A結(jié)點(diǎn)電壓Vreg。本文采用的預(yù)調(diào)制電路由一對電流鏡和一個(gè)超級源極跟隨器（super source follower）模塊［1］組成。超級源極跟隨器由M 4～M 6組成，其在普通源極跟隨器（M 5和M 6）的基礎(chǔ)上加了一個(gè)內(nèi)部負(fù)反饋（M 4），通過M 4的負(fù)反饋?zhàn)饔?，使得從M 5源極往GND看的阻抗RSS下降，從而減少了由M 2漏極看向基準(zhǔn)核心電路的阻抗。從直觀上理解，由于電阻分壓原理，預(yù)調(diào)制電壓Vreg具備了一定的電源抑制能力，從而提高了基準(zhǔn)輸出電壓Vref的PSRR?；鶞?zhǔn)核心電路的小信號分析模型如圖3所示，其中v表示小信號電壓，V表示大信號電壓。通過基爾霍夫定律，并忽略體效應(yīng)，可以求得bv和1v的表達(dá)式為

其中，gm7～gm15和rds7～rds15分別為M 7～M 15的跨導(dǎo)值和小信號漏源電阻。電流基準(zhǔn)電路的M 7和M 10的尺寸之比為2:1，由于兩者電流相等，其跨導(dǎo)之比為在式（9）和式（10）的分母中，遠(yuǎn)大于其它項(xiàng)時(shí)，等式約成立?？梢钥闯?，在M 7～M 10的柵長取值較大時(shí)，v1約等于vreg。

圖3　非帶隙基準(zhǔn)電路的小信號分析模型

從預(yù)調(diào)制點(diǎn)（Vreg）看向電流和電壓基準(zhǔn)電路的輸入阻抗為Rref，看向超級源極跟隨器的輸入阻抗為RSS。將式（9）和式（10）代入圖3的小信號模型重新計(jì)算，可得Vref，Rref以及RSS可表示為

其中g(shù)m4和gm5為M 4和M 5的跨導(dǎo)值，rds5為M 5的漏源電阻，在沒有M 4的情況下，RSS的值為1/gm5。式（13）表明，M 4的反饋?zhàn)饔?，使得RSS的值減少為原來的gm4rds5倍。對比式（12）和式（13）可以看出，RSS的數(shù)值遠(yuǎn)小于Rref，即VDD對Vreg的波動影響大部分被超級源極跟隨器吸收了。Vreg處的PSRR表達(dá)式為

其中，為減小溝道長度調(diào)制效應(yīng)，預(yù)調(diào)制電路中的電流鏡M 1～M 2的柵長取值也較大，使得M 1的柵極小信號電壓接近ddv，從而M 1和M 2的電流就受VDD的影響就更小。將式（14）代入式（11）可得Vref的 PSRR表達(dá)式：

從式（11），式（14）和式（15）可以看出，加了預(yù)調(diào)制電路之后，基準(zhǔn)電壓的PSRR優(yōu)化了約倍，而最小電壓取值只在原來的基礎(chǔ)上增加了一個(gè)晶體管的漏源電壓（Vds2）。

為了避免基準(zhǔn)電路進(jìn)入“簡并”的偏置狀態(tài)，需要給基準(zhǔn)電路加入啟動電路。啟動電路由M 16～M 22組成，如圖1所示。在剛上電時(shí)，電流基準(zhǔn)電路的M 8的柵極電壓Vb還處于0電位，M 18為截止?fàn)顟B(tài)，M 16和M 17導(dǎo)通。從而M 23也處于導(dǎo)通狀態(tài)，M 19～M 22構(gòu)成的cascode電流鏡流過電流向Vb點(diǎn)充電。當(dāng)Vb點(diǎn)電壓高于M 3的閾值電壓時(shí)，M 1和M 2開始流過電流為預(yù)調(diào)制點(diǎn)Vreg充電，電流基準(zhǔn)電路也開始啟動。由于M 18的寬長比設(shè)置較大，當(dāng)啟動穩(wěn)定之后，Vb處于NMOS管閾值電壓的狀態(tài)，使得M 18進(jìn)入線性區(qū)。M 18的漏極接近0電位，從而M 23截止。M 19～M 22的電流消失，啟動電路停止動作，不影響基準(zhǔn)電路的正常工作。

2.3環(huán)路穩(wěn)定性分析

圖1電路的環(huán)路分析如圖4所示，主要有兩個(gè)主要的環(huán)路，環(huán)路1是超級源極跟隨器引入M 4形成的環(huán)路，環(huán)路2是預(yù)調(diào)制電路與電流基準(zhǔn)電路形成的環(huán)路。

首先分析環(huán)路1的穩(wěn)定性。環(huán)路1可以分為兩級，第1級為從M 5源極到M 4的柵極。從M 5源極到M 4柵極有兩條支路，一條是“M 5源極-B點(diǎn)”，另一條是“A點(diǎn)-R1-M 7-Vb-M 6-B點(diǎn)”這條支路，但是從式（9）可以看出從A點(diǎn)（Vreg）到Vb的增益遠(yuǎn)小于1，因此只考慮M 5的作用。環(huán)路1的第2級為從M 4的柵極到M 5的源極。由于M 4和M 5流過電流分別為8μA和1μA，并且M 4的柵長取值比M 5和M 6的柵長小，M 5和M 6的漏極（B點(diǎn)）相對M 4的漏極為高阻結(jié)點(diǎn)，因此取B點(diǎn)為主極點(diǎn)。采用CC跨接在第2級上，作用密勒補(bǔ)償，提高環(huán)路的穩(wěn)定性。CC采用poly電容實(shí)現(xiàn)，大小約為750 fF（20×30 μm2）。結(jié)合圖4以及圖3的小信號分析圖，忽略體效應(yīng)，可以求得環(huán)路1的環(huán)路增益和主極點(diǎn)為

接下來分析環(huán)路2的穩(wěn)定性。環(huán)路2也存在兩條支路，第1條支路為“Vb-M 5-A點(diǎn)”，第2支路為“Vb-M 3-M 2-A點(diǎn)”，第1條支路為超級源極跟隨器，Vb到A點(diǎn)的增益約等于1；第2條支路中Vb到A點(diǎn)的增益約為通過式（9）可以計(jì)算出環(huán)路2的環(huán)路增益為

假設(shè)ds9r和ds7r為同一量級，且于是有，意味著從兩條支路去推斷環(huán)路2為正反饋，但是由于其環(huán)路增益遠(yuǎn)小于1，不會對穩(wěn)定性造成影響。

圖4　基準(zhǔn)電路的環(huán)路分析

圖4中的兩個(gè)環(huán)路的環(huán)路增益的仿真曲線如圖5所示，圖5（a）表示環(huán)路1的環(huán)路增益，從圖中可以看出，環(huán)路1的直流增益約為67 dB，相位裕度約為72o。圖5（b）表示環(huán)路2的環(huán)路增益，雖然是正反饋，但是其增益總是遠(yuǎn)小于1，因此不會產(chǎn)生穩(wěn)定性的問題。從圖5的仿真可以看出，整個(gè)電路系統(tǒng)中包含的兩個(gè)主要環(huán)路均為穩(wěn)定狀態(tài)，因此整個(gè)系統(tǒng)也是穩(wěn)定的。

圖5　基準(zhǔn)電路中兩個(gè)環(huán)路的環(huán)路增益曲線

3　測試結(jié)果與分析

本文所設(shè)計(jì)的非帶隙基準(zhǔn)電路采用G lobal Foundry 0.35μm CMOS工藝設(shè)計(jì)實(shí)現(xiàn)并流片驗(yàn)證。圖6為基準(zhǔn)電路的顯微照片，已應(yīng)用于一款LDO電路當(dāng)中。基準(zhǔn)電路的有效面積為0.013mm2。實(shí)驗(yàn)采用Agilent E3661A電源、E34401A數(shù)字萬用表以及E5061B矢量網(wǎng)絡(luò)分析儀等儀器對芯片進(jìn)行測試。

圖6　應(yīng)用于LDO中的非帶隙基準(zhǔn)電路顯微照片

基準(zhǔn)電壓輸出特性的仿真與測試曲線如圖7所示，實(shí)線和虛線分別為測試和仿真曲線，輸出特性的仿真和測試曲線比較吻合。從圖中可以看出基準(zhǔn)電路正常工作的最小電壓約為1.8 V。電源電壓VDD從2～5V變化時(shí)，輸出電壓變化約40μV。線性調(diào)整率（Line Regulation）約為13μV/V，即24.2 ppm /V。室溫條件下，基準(zhǔn)電路的靜態(tài)電流約為13μA。

圖8為基準(zhǔn)電路溫度特性的典型工藝角（Typical NMOS and Typical PMOS Corner，TT corner）仿真與實(shí)際測試曲線比較圖，在0oC～100oC范圍內(nèi)，測試的輸出變化值約為8.25 m V，溫漂系數(shù)約為160 ppm/oC，由于實(shí)際芯片制造工藝誤差，尤其是摻雜濃度和晶體管尺寸的不匹配，由于設(shè)計(jì)的經(jīng)驗(yàn)不足，芯片沒有采用片外的補(bǔ)償（trimm ing），但是TT corner的仿真結(jié)果是不錯(cuò)的，溫漂系數(shù)為39.4 ppm/oC。

PSRR的仿真和測試曲線如圖9所示。圖9的仿真曲線有兩條，其中一條為不包含預(yù)調(diào)制電路的仿真曲線，另一條是包含預(yù)調(diào)制電路的仿真曲線。從仿真的結(jié)果可以看出，加入本文提出的帶超級源極跟隨器的預(yù)調(diào)制電路之后，低頻處的PSRR提高了接近62 dB。

圖7　基準(zhǔn)電壓輸出仿真與測試結(jié)果對比

圖8　電壓基準(zhǔn)的溫度特性測試與仿真結(jié)果對比

圖9　電源抑制比的測試和仿真結(jié)果對比

表1　芯片測試結(jié)果對比

同時(shí)，對比圖9中的測試和仿真曲線可以看出，在低頻處仿真和測試的PSRR非常接近，約為-100 dB。在小于1 kHz的頻率范圍內(nèi)，PSRR優(yōu)于-93 dB；并且，在儀器可測的的頻率范圍內(nèi)，PSRR均優(yōu)于-40 dB。在1～100 kHz的頻率范圍，測試的PSRR比仿真結(jié)果要差10 dB左右，這可能是由于在實(shí)際的芯片中，從VDD到預(yù)調(diào)制點(diǎn)的寄生電容大于仿真值，導(dǎo)致從電源的高頻噪聲更容易耦合到預(yù)調(diào)制點(diǎn)。在100 kHz以上的頻率范圍，基準(zhǔn)電路的內(nèi)部環(huán)路失效，此范圍的PSRR取決于VDD到輸出端的寄生電容與輸出端到地的寄生電容的電抗之比，受頻率變化的影響較小。表1為本文的基準(zhǔn)源電路與近年文獻(xiàn)的對比，本文電路在PSRR以及線性調(diào)整率等方面具備一定優(yōu)勢。

4　結(jié)論

本文提出一種非帶隙基準(zhǔn)電路，包含一種新穎的帶超級源極跟隨器的預(yù)調(diào)制電路，為核心基準(zhǔn)電路提供穩(wěn)定的供電電壓，有效提高了輸出電壓的電源抑制比。該基準(zhǔn)電路已經(jīng)通過0.35μm CMOS工藝流片驗(yàn)證，室溫下，整個(gè)基準(zhǔn)電路的靜態(tài)電流僅13 μA。測試結(jié)果顯示，在低頻處的PSRR達(dá)到了-100 dB，在小于30 MHz的頻率范圍內(nèi)，PSRR均優(yōu)于-40 dB。并且，電源電壓在2～5 V變化時(shí)，線性調(diào)整率約為24.2 ppm/V。該基準(zhǔn)電路已經(jīng)應(yīng)用于一款LDO芯片當(dāng)中，為其提供高PSRR的基準(zhǔn)電壓。

［1］GRAY P R，HURST P，MEYER R G，et al.Analysis and Design of Analog Integrated Circuits［M］.New Jersey，USA. W iley，1990:201-300.

［2］ZHU Y，LIU F，YANG Y，et al.A-115 dB PSRR CMOS bandgap reference with a novel voltage self-regulating technique［C］.2014 IEEE Proceedingsof theCustom Integrated Circuits Conference（CICC），San Jose，CA，USA，2014:1-4. doi:10.1109/CICC.2014.6946006.

［3］BASYURT P B and AKSIN D Y.A com pact curvature corrected bandgap reference in 0.35μm CMOS process［J］. Analog Integrated Circuits and Signal Processing，2015，83（1）: 65-73.doi:10.1007/s10470-015-0503-5.

［4］WANG B，LAW M K，and BERMAK A.A precision CMOS voltage referenceexploiting silicon bandgap narrowing effect［J］. IEEE Transactions on Electron Devices，2015，62（7）: 2128-2135.doi:10.1109/TED.2015.2434495.

［5］CHAHARDORIM，ATAROD IM，and SHARIFKHANIM.A sub 1V high PSRR CMOS bandgap voltage reference［J］. M icroelectronics Journal，2011，42（9）:1057-1065.doi: 10.1016/j.mejo.2011.06.010.

［6］CAIC，SONG SX，LUO Y，et al.A high accuracy low-power bandgap voltage referencew ith trimm ing［C］.2014 12th IEEE International Conference on Solid-State and Integrated Circuit Technology（ICSICT），Guilin，China.2014:1-4.doi: 10.1109/ICSICT.2014.7021565.

［7］LAM Y H and KIW H.CMOS bandgap referencesw ith selfbiased symmetrically m atched cu rrent-voltage m irror and extension of sub-1-V design［J］.IEEE Transactions on Very Large Scale In tegration（VLSI）System s，2010，18（6）:857-865. doi:10.1109/TVLSI.2009.2016204.

［8］COLOMBO D M，W IRTH G，and BAMPI S.Sub-1 V band-gap based and MOS threshold-voltage based voltage references in 0.13μm CMOS［J］.Analog Integrated Circuitsand Signal Processing，2015，82（1）:25-37.doi:10.1007/ s10470-014-0343-8.

［9］LEUNG K N and MOK P K T.A CMOS voltage reference based on weighted VGSfor CMOS low-dropout linear regulators［J］.IEEE JournalofSolid-State Circuits，2003，38（1）: 146-150.doi:10.1109/JSSC.2002.806265.

［10］CAJUEIRO JP C.Tracking-Vgs:a temperature com pensation technique to imp lem ent all-MOS reference voltages［C］. Proceedings of the 6th International Caribbean Conference on Devices，Circuits and System s，Playa del Carm en，México，2006:287-291.doi:10.1109/ICCDCS.2006.250875.

［11］CHANG S I，ALASHMOUNY K，and YOON E.A 1.5 V 120 nW CMOS programmablemonolithic reference generator for w ireless im plantable system［C］.2011 Annual International Conference of the Engineering in Medicine and Biology Society（EMBC），Boston，MA，USA，2011:2981-2984.doi: 10.1109/IEMBS.2011.6090818.

［12］ZHOU Z，ZHU P，SHIY，et al.A resistorless CMOS voltage reference based on mutual com pensation of VTand VTH［J］. IEEE Transactions on Circuitsand System s II:Express Briefs，2013，60（9）:582-586.doi:10.1109/TCSII.2013.2268639.

［13］CHOUHAN S S and HALONEN K.Design and im p lementation of a m icro-power CMOS voltage reference circuit based on therm al compensation of Vgs［J］. M icroelectronics Journal，2015，46（1）:36-42.doi: 10.1016/j.mejo.2014.09.015.

［14］CHOUHAN S S and HALONEN K.Design and im plementation of all MOS m icro-power voltage reference circuit［J］.Analog Integrated Circuits and Signal Processing，2014，80（3）:399-406.doi:10.1007/s10470-014-0361-6.

［15］CHOUHAN SSand HALONEN K.A simple allMOS voltage reference for RFID applications［C］.2013 IEEE NORCHIP Conference，Vilnius，Lithuania，2013:1-3.doi: 10.1109/NORCHIP.2013.6702027.

［16］ROH H D，ROH J，and DUAN D Q Z.A ll mos transistors bandgap reference using chopper stabilization technique［C］. 2010 International SoC Design Conference（ISOCC），Incheon，South Korea，2010:353-357.doi:10.1109/SOCDC.2010. 5682897.

［17］TAN X L，CHONG SS，CHAN P K，et al.A LDO regulator w ith weighted current feedback technique for 0.47 nF-10 nF capacitive load［J］.IEEE Journal of Solid-State Circuits，2014，49（11）:2658-2672.doi:10.1109/JSSC.2014.2346762.

［18］FILANOVSKY IM and ALLAM A.Mutual compensation of mobility and threshold voltage tem perature effects w ith app lication in CMOS circuits［J］.IEEE Journal of So lid-State Circuits，2001，48（7）:876-884.doi:10.1109/81.933328.

黃國城：男，1989年生，博士生，研究方向?yàn)榈凸牡驮肼暷M集成電路設(shè)計(jì).

尹韜：男，1980年生，副研究員，主要研究方向?yàn)槲⑷跣盘枡z測集成電路設(shè)計(jì)、高速接口集成電路設(shè)計(jì).

朱淵明：男，1989年生，碩士，主要研究方向?yàn)楦咚倌?shù)轉(zhuǎn)換、可編程邏輯芯片設(shè)計(jì).

許曉冬：男，1985年生，助理研究員，主要研究方向?yàn)镃MOS射頻電路、高速接口芯片設(shè)計(jì).

張亞朝：男，1988年生，碩士生，研究方向?yàn)槲⑷跣盘枡z測、可編程模擬陣列芯片設(shè)計(jì).

楊海鋼：男，1960年生，研究員，主要研究方向?yàn)榇笠?guī)?？删幊踢壿嬓酒O(shè)計(jì)和智能信息獲取、處理與傳輸集成化芯片系統(tǒng).

A-100 dB Power Supply Rejection Ratio Non-bandgap Voltage Reference

HUANG Guocheng①②YIN Tao①ZHU Yuanm ing①②XU Xiaodong①ZHANG Yachao①②YANG Haigang①①
①（Institute of Electronics，Chinese Academ y of Sciences，Beijing 100190，China）
②（University of the Chinese Academy ofSciences，Beijing 100049，China）

Thispaper p resents a non-bandgap voltage reference，which contains a pre-regulated circuit with a super source follower.The p re-regulated circuit includes a super source follower，which attenuates the im pedance from the supply of the core reference circuit to ground.In thisway，the p re-regu lated circuit provides a relative stab le voltage for the core reference circuit，im proving the Power Supp ly Rejection Ratio（PSRR）of the ou tpu t voltage of the reference.The proposed reference circuit is im plemented in standard 0.35μm CMOS p rocess.Measured results show that the supply range is from 1.8 to 5 V and the quiescent current is on ly about 13μA at room tem perature. The PSRR at low frequency achieves-100 dB and the PSRR below 1 kHz is better than-93 dB.The active area of the p roposed reference is only 0.013mm2.

CMOS reference circuit；Non-bandgap reference circuit；Pre-regu lated circuit；Super source follower；Power Supp ly Rejection Ratio（PSRR）

s:The National Natural Science Foundation of China（61474120），The National Key Basic Research P rogram of China（2014CB 744600）

TN 402

A

1009-5896（2016）08-2122-07

10.11999/JEIT 151256

2015-11-09；改回日期：2016-03-25；網(wǎng)絡(luò)出版：2016-05-09

楊海鋼yanghg@m ail.ie.ac.cn

國家自然科學(xué)基金（61474120），國家重點(diǎn)基礎(chǔ)研究發(fā)展計(jì)劃（2014CB 744600）