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        有源應(yīng)答器DBPL解碼算法研究及FPGA實現(xiàn)

        2016-05-09 03:53:41門偉叢
        中國科技博覽 2016年12期
        關(guān)鍵詞:同步

        門偉叢

        [摘 要]DBPL碼是地面設(shè)備LEU通過有源應(yīng)答器向車載設(shè)備傳遞有效信息的主要編碼格式,有源應(yīng)答器完成對DBPL數(shù)據(jù)的解碼,輸出應(yīng)答器報文,在干擾比較強的電氣化鐵路中,正確解碼輸出報文信息在實際應(yīng)用中起到至關(guān)重要的作用。

        [關(guān)鍵詞]DBPL;邊沿;單穩(wěn)態(tài);同步;異或

        中圖分類號:U284 文獻標識碼:A 文章編號:1009-914X(2016)12-0372-01

        一、概述

        有源應(yīng)答器作為應(yīng)答器系統(tǒng)的重要組成部分,通過空氣接口將地面實時信息傳送給車載設(shè)備。有源應(yīng)答器與地面電子單元(LEU)通過一對應(yīng)答器專用屏蔽雙絞線電纜連接,該電纜中傳送的信號為8.82kHz正弦信號疊加DBPL編碼的數(shù)據(jù),8.82KHz由有源應(yīng)答器硬件電路用于能量的提取,而DBPL編碼數(shù)據(jù)則需進行報文解碼輸出可變報文。

        二、DBPL解碼算法詳解

        1、DBPL解碼原理

        本論文公開了一種DBPL解碼的方法,通過此方法可還原出564.48Kbit/s的應(yīng)答器報文。此解碼方法通過FPGA實現(xiàn),包括:延時單元、邊沿采集單元、單穩(wěn)態(tài)產(chǎn)生單元、同步時鐘提取單元和解碼單元,如下圖1所示。

        圖1 中,延時單元為取DBPL碼元的一級延時S1和二級延時S2信號;邊沿采集是采集DBPL數(shù)據(jù)的上升沿和下降沿;同步時鐘提取單元提取DBPL數(shù)據(jù)的同步時鐘Syn_clk,DBPL解碼單元在同步時鐘作用下完成DBPL數(shù)據(jù)的解碼,輸出564.48kbit/s的可變報文信息。

        2、解碼算法詳解

        本論文所述有源應(yīng)答器的DBPL解碼方法由延時單元、邊沿采集單元、單穩(wěn)態(tài)產(chǎn)生單元、同步時鐘提取單元和解碼單元組成。

        延時單元為在系統(tǒng)時鐘的上升沿,取DBPL碼元的一級延時S1和二級延時S2信號。本論文中系統(tǒng)時鐘采用9MHz時鐘。

        邊沿采集單元主要為DBPL編碼數(shù)據(jù)跳變沿(上升沿和下降沿)采集,采集的結(jié)果為在DBPL的跳變沿輸出高脈沖,如下圖2所示。

        單穩(wěn)態(tài)產(chǎn)生單元即在DBPL邊沿脈沖到來時,信號狀態(tài)發(fā)生反轉(zhuǎn)(由邏輯0變?yōu)檫壿?),保持一定時間后回到原態(tài)(邏輯0),見下圖3。其中邏輯1保持時間T1即為單穩(wěn)態(tài)高電平保持時間,其大于半個DBPL碼元周期小于一個DBPL碼元周期。T2即為DBPL碼元的周期。從而提取的單穩(wěn)態(tài)電路與DBPL數(shù)據(jù)速率相同,占空比大于50%的周期性信號。

        同步時鐘提取單元是根據(jù)單穩(wěn)態(tài)信號的穩(wěn)定頻率,產(chǎn)生同頻率但占空比為50%的信號,即DBPL數(shù)據(jù)的同步時鐘信號,如下圖4所示。

        DBPL解碼部分主要采用的方法為同或解碼,即在同步時鐘沿,取DBPL碼元的一級延時L1和二級延時L2信號,得到的兩級延時信號進行同或完成解碼。根據(jù)DBPL碼元性質(zhì),碼元為0或1均是與前一個碼元比較得出的,故DBPL解碼先設(shè)定第一個碼元為基準碼元,定為X,其后碼元跳變與其一致則為1,相反則為0。下圖5中由于時序采集的原因,解碼結(jié)果舍去基準碼元X和其后第一個碼元,但由于應(yīng)答器報文發(fā)送是循環(huán)無縫發(fā)送的,解碼也是在報文發(fā)送過程中一直進行的,故此舍去不會造成報文數(shù)據(jù)丟失。

        3、解碼的FPGA實現(xiàn)

        上述解碼過程都利用VHDL硬件描述語言編寫代碼來實現(xiàn),并在Actel軟件環(huán)境中進行編譯、綜合、布局布線和仿真,最后下載到Actel公司的FPGA器件A3PN060作為目標芯片。

        針對不同格式的報文,利用Actel軟件環(huán)境將所涉及的程序代碼進行了編譯、綜合和時序仿真。通過將仿真結(jié)果與報文原始信息進行比較,比較結(jié)果一致,從而驗證了解碼算法FPGA實現(xiàn)的正確性。

        4、結(jié)論

        本文介紹了針對有源應(yīng)答器可變報文解碼算法的研究及FPGA實現(xiàn),并通過對VHDL硬件描述語言編寫的代碼進行驗證,確保譯碼算法FPGA實現(xiàn)的正確性。對地面電子單元、有源應(yīng)答器的研究和開發(fā)具有很好的指導(dǎo)意義。

        參考文檔

        [1] 《通信原理》,樊昌信,張甫翊,徐炳祥等. 北京:國防工業(yè)出版社,2001

        [2] 《VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計》第四版,侯伯亨,劉凱,顧新編著,西安電子科技大學(xué)出版社,2014

        [3] GB/T 21562-2008 軌道交通可靠性、可用性、可維修性和安全性規(guī)范及示例。

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