付錢華,易 淼

(1.西華大學電氣與電子信息學院,四川成都610039;2.電子科技大學信息與軟件工程學院,四川成都610054;3.宜春學院物理科學與工程技術學院,江西宜春336000)

0 引言

在現(xiàn)代雷達應用中,由于工作空間和時間的限制,加之快速反應能力和系統(tǒng)綜合性的要求,雷達必須具備多功能和綜合應用的能力[1]。雷達及其目標模擬器系統(tǒng)的激勵信號、各種定時信號和具有復雜調(diào)制波形的信號均由雷達系統(tǒng)的頻率源來完成[2],所以頻率源已成為雷達系統(tǒng)十分關鍵的技術之一,其是一種復雜的多功能組件。常見的方法[3-4]根據(jù)雷達的線性調(diào)頻工作模式和捷變頻參數(shù)等用途要求進行頻率源定制,往往設計周期長、擴展性和移植性差。本文利用直接數(shù)字頻率合成器(Direct Digital Synthesis,DDS)的高分辨率、捷變頻、控制靈活、可調(diào)相調(diào)幅和線性調(diào)頻等特點,通過合理的頻率規(guī)劃,利用現(xiàn)場可編程門陣列(Field Programmable Gate Array,FPGA)控制,一個DDS產(chǎn)生捷變頻信號,一個DDS產(chǎn)生線性調(diào)頻信號,與系統(tǒng)時鐘有效混頻,實現(xiàn)了一種跳頻帶寬在725～775MHz,能同時支持捷變頻、點頻和線性調(diào)頻等模式的通用型參數(shù)可大范圍小步進靈活配置的雷達通用頻率源,可擴展成工作在不同頻段的雷達上。

1 DDS結構原理及其輸出頻譜分析

1.1 DDS結構原理

DDS是從相位出發(fā),由不同的相位給出不同的電壓幅度,即相位到正弦幅度變換,最后濾波,平滑輸出所需要的頻率。典型的DDS結構框圖如圖1所示。

圖1 DDS結構框圖

DDS是一個開環(huán)無反饋系統(tǒng),具有極短的頻率切換時間。其工作實質(zhì)就是在每個系統(tǒng)周期Δt=1/fs下,輸出相位增量Δ?=K·(2π/2N),則輸出信號頻率為

式中,K為頻率控制字,N為相位累加器的位數(shù)。從式(1)可以看出,DDS的輸出頻率最小為系統(tǒng)時鐘的1/2N,具有極高的頻率分辨率。根據(jù)奈奎斯特定理,DDS的輸出頻率范圍[5]一般是0～0.4fs,所以輸出頻率相對帶寬很寬,但工作頻帶受限。

DDS利用兩個累加器(頻率和相位累加器)構成的線性調(diào)頻發(fā)生器能夠產(chǎn)生高速二次時基信號:

通過改變頻率累加器的調(diào)頻斜率γ進行頻率調(diào)制,改變相位累加器的初始相位φ0進行相位調(diào)制,控制加在相位幅度變換器和D/A變換器之間的乘法器乘數(shù)因子A進行幅度調(diào)制。

1.2 DDS輸出頻譜分析

根據(jù)式(1),DDS相當于一個分頻器。故從理論上講,DDS輸出信號相位噪聲為

式中,L fs為輸入系統(tǒng)時鐘的相噪。由于其他因素的影響,故DDS實際上輸出相噪會比理論略差一點。

實際的DDS通常取較大的相位累加器位數(shù)N值以獲得極高的頻率分辨率,而僅用高P位來尋址正弦查找表ROM,舍去了低B位,這樣便引入了相位截斷誤差。由相位截斷引入的雜散分量位于:

對應的幅度為

式中,t=l+m,l∈(-∞,∞),m∈(-∞,∞),n∈[1,∞),f x=〈K〉2B·fs/2B。幅度最強的雜散位于處,其幅度為

所以相位截斷時DDS的無雜散動態(tài)范圍[6]為

就現(xiàn)有技術而言,不可能制作任意分辨率的DAC,往往在正弦查找表ROM中存儲的波形樣點的幅度編碼由有限位二進制數(shù)表示,這樣就引入了幅度量化誤差。其信噪比為

式中,W為DAC的量化位數(shù)。這就說明W越大,幅度量化的信噪比越高,其對應雜散就越低。

DAC的非線性主要由制造方面的不精確和環(huán)境的影響,包括差分非線性和積分非線性等。其引起的雜散位置為

而雜散電平由DAC的性能決定。

綜上分析,DDS輸出信號具有良好的相噪特性,但雜散譜線較多。主要來源有相位截斷效應、幅度量化誤差和DAC的非線性。從式(8)～(10)可以看出,只要合理地選擇DDS輸出頻率及其器件型號(包括DAC的位數(shù)和性能),即可使得輸出頻譜指標滿足系統(tǒng)設計需求。

2 通用捷變頻源設計與實現(xiàn)

根據(jù)前文的分析,DDS雖然具有很多優(yōu)勢,但也固有一些局限性。本文通過采用具有良好頻譜純度的100MHz恒溫晶振作為DDS系統(tǒng)時鐘電路的參考信號,將系統(tǒng)時鐘與捷變信號混頻產(chǎn)生捷變的本振信號825～875MHz,克服DDS輸出頻率不高的瓶頸。最后將線性調(diào)頻基帶信號調(diào)制到高頻信號725～775MHz。具體方案框圖如圖2所示。通過這種變頻的方式有利于DDS選擇具有良好頻譜特性的輸出頻段,也有利于將線性調(diào)頻信號擴展到高頻頻段,通過高速FPGA控制,使得能夠同時產(chǎn)生捷變的線性調(diào)頻的信號,整個系統(tǒng)采用單一晶振,并預留了擴展外部相參時鐘,保證了系統(tǒng)的相參性。

2.1 設計方案選擇

文獻[7]給出了寬帶微波雷達信號的合成方法主要有DDS激勵鎖相環(huán)(Phase-Locked Loop,PLL)方法、PLL環(huán)路內(nèi)插DDS方法、DDS+DS直接倍頻方法和DDS上變頻方法。表1為這4種常用基于DDS的雷達波形合成技術的性能對比。

圖2 通用捷變頻源方案框圖

表1 基于DDS的雷達波形合成技術對比

根據(jù)理論分析和工程經(jīng)驗,鎖相環(huán)的鎖定時間至少在微秒量級。若采用表1中的DDS激勵PLL,PLL均會惡化DDS的頻率捷變時間,使得指標無法達到系統(tǒng)要求。而對DDS輸出倍頻時若倍頻次數(shù)太高,惡化相位噪聲和雜散指標越嚴重,所以在低頻段盡量避免倍頻。綜合考慮實現(xiàn)的復雜度,故采用DDS上變頻的方案實現(xiàn)低頻段通用捷變頻源方案[8]。

2.2 器件選型和關鍵電路設計

從圖2可以看出,通用捷變頻源主要由恒溫晶振、PLL、基帶掃頻DDS、捷變跳頻DDS、混頻器、帶通濾波器、FPGA控制接口和擴展單元等組成。

恒溫晶振采用NV45G1480,輸出頻率100MHz,經(jīng)過實測相噪為-152 dBc/Hz@1 k Hz,在中心頻率偏移±20MHz范圍內(nèi)雜散低于-130 d Bc,作為DDS系統(tǒng)時鐘的參考時基,FPGA的時鐘和外部相參時鐘。

DDS系統(tǒng)時鐘產(chǎn)生有兩種方法,一種是利用梳狀譜發(fā)生器產(chǎn)生100MHz信號的諧波信號,再由帶通濾波器抑制無用的諧波信號,選擇出系統(tǒng)時鐘。但采用這種方法體積過大,故采用第二種方法,就是間接鎖相式頻率合成方法。采用的PLL芯片為HITTITE公司的整數(shù)分頻鎖相環(huán)芯片HMC440,該芯片擁有一個數(shù)字鑒相器和一個分頻比為2～32的分頻器,其噪底在輸入?yún)⒖碱l率100MHz時為-153 dBc/Hz@10 k Hz,接近于100MHz晶振相位噪聲,所以其非常適合于寬環(huán)路帶寬和低環(huán)路分頻比的頻率合成器。環(huán)路濾波器采用低成本、通用高速結型場效應管放大器AD825,構成的環(huán)路濾波器如圖3所示。壓控振蕩器(VCO)采用UMC公司的UMS-2150-R16,輸出功率一般為12 dBm,單邊帶相位噪聲-75 dBc/Hz@1 k Hz。

圖3 PLL環(huán)路濾波器結構

捷變跳頻DDS采用具有并口配置的AD9858,其頻率調(diào)整字的變化到DAC輸出信號的變化僅需要83個系統(tǒng)時鐘周期,頻率分辨率達到0.233 Hz。其外圍電路如圖4所示。

圖4 捷變跳頻DDS外圍電路圖

基帶掃頻DDS采用AD9910,其內(nèi)置了14位的DAC,有利于降低幅度量化雜散?？芍С诸l率、相位和幅度調(diào)制的多種組合,既可實現(xiàn)線性調(diào)頻又可實現(xiàn)非線性調(diào)頻,非常有利于產(chǎn)生各種雷達波形和進一步的擴展。

為了有效地抑制DDS輸出信號遠端雜散和混頻器等的非線性帶來的交調(diào)雜散,可以在DDS輸出端增加一個帶通濾波器。125～175MHz帶通濾波器電路及其S21參數(shù)仿真圖如圖5和圖6所示。

圖5 125～175MHz帶通濾波器電路圖

圖6 125～175MHz S21參數(shù)仿真圖

2.3 關鍵指標和性能分析

DDS輸出信號頻率低于其系統(tǒng)時鐘的1/8,故DDS的輸出信號相位噪聲(-140 d Bc/Hz@1 k Hz)遠優(yōu)于系統(tǒng)時鐘1 GHz的相位噪聲,故整個通用捷變頻源的相位噪聲主要取決于1 GHz鎖相環(huán)。而1 GHz PLL經(jīng)過實測,輸出信號相位可以達到-121 d Bc/Hz@1 k Hz。

AD9858和AD9910分別在選擇的輸出頻段范圍內(nèi)的寬帶無雜散動態(tài)范圍為63 d Bc和67 dBc,為保證整個系統(tǒng)的輸出雜散優(yōu)于60 dBc,則要求混頻器不允許低階交調(diào)落入通頻帶或者過渡帶?；祛l器1和2的交調(diào)頻點計算如表2和表3所示。從表中可以看出,通過合理的頻率規(guī)劃,落入通頻帶和過渡帶的交調(diào)階數(shù)均在五階以上,通過硬件的調(diào)試可以確保雜散指標滿足系統(tǒng)要求,有效地避免兩個DDS輸出頻點相互干擾的問題。

表2 混頻器1(f1=80～120MHz,f2=825～875MHz)的交調(diào)計算

表3 混頻器2(f1=125～175MHz,f2=1 GHz)的交調(diào)計算

2.4 控制接口設計

由于該通用捷變頻率源覆蓋的模式眾多,跳頻點數(shù)就達100萬個,還有不同時間和帶寬的線性調(diào)頻組合,故其接口電路需要對命令字按地址進行編碼。以跳頻中心頻點為例進行說明,首先跳頻命令字就至少需要20位數(shù)據(jù)進行區(qū)分這106個跳頻點。為節(jié)省數(shù)據(jù)接口線位數(shù),可以每次送8位數(shù)據(jù)給高速FPGA進行鎖存,這樣就需要送3次數(shù)據(jù),通過命令字地址進行區(qū)分。接口指令編碼格式如表4所示。

表4 接口指令編碼表

若后面的擴展單元利用點頻源擴展了工作頻帶,則中心頻率控制字的高4位可以用來控制點頻源,整個系統(tǒng)就可擴展到工作帶寬為50MHz的16倍(即800MHz)。

高速FPGA在接收完成對應的指令字后進行運算轉換得出DDS的頻率調(diào)整字、數(shù)字斜坡限制、數(shù)字斜坡步長、數(shù)字斜坡速率等,然后通過串口(AD9910)或者并口(AD9858)對DDS編程控制。

2.5 系統(tǒng)擴展方案

通過開關切換的方法選擇點頻源可以讓通用捷變頻源擴展到更高的不同頻段和更寬的工作頻帶。圖7為一種毫米波雷達頻率源擴展方案,首先通過頻標發(fā)射器1和混頻器1將工作頻帶擴展到100MHz,然后通過二次變頻和倍頻可以將工作頻帶擴展到幾個GHz。

圖7 毫米波雷達頻率源擴展方案

3 通用捷變頻源實測結果

采用羅德與施瓦茨公司的信號源分析儀FSUP對通用捷變頻源的相位噪聲雜散、線性調(diào)頻和跳頻時間的部分測試圖如圖8～10所示。

經(jīng)過實測,系統(tǒng)輸出的各頻點相位噪聲優(yōu)于-115 d Bc/Hz@1 k Hz,典型的雜散值優(yōu)于-70 d Bc,輸出頻率在775MHz附近最差,但也優(yōu)于-63 d Bc。線性調(diào)頻時間和帶寬可按照4 ns和5 Hz步進在4～4 000μs和100 k Hz～40MHz范圍內(nèi)任意設置。跳頻和多普勒頻移分辨率為1 Hz,捷變調(diào)頻時間達到886 ns。

圖8 帶內(nèi)相噪雜散實測結果

圖9 線性調(diào)頻信號時頻域?qū)崪y結果

圖10 跳頻時間實測結果

4 結束語

設計通用型雷達頻率源,不僅需要兼顧各種雷達工作的模式和產(chǎn)生不同斜率的調(diào)頻信號波形,還需要考慮其是否易擴展性,輸出的信號頻譜指標有足夠的裕量進行擴展,這對方案的選擇和頻率規(guī)劃提出了更高的要求。本文首先通過分析DDS的內(nèi)部結構和輸出頻譜特性,對比了4種方案,結合目前器件工藝水平,設計的通用型雷達捷變頻源指標經(jīng)過實測,符合系統(tǒng)設計要求,為快速研制各類型和頻段的雷達頻率源提供了重要的參考價值。

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