(中國電子科技集團(tuán)公司第三十八研究所,安徽合肥230088)

0 引言

由于日益嚴(yán)峻的目標(biāo)環(huán)境和電磁環(huán)境的挑戰(zhàn),現(xiàn)代雷達(dá)必須具備高精度、多功能、多波束、多目標(biāo)處理、抗干擾、自適應(yīng)和目標(biāo)識別等功能,數(shù)字陣列雷達(dá)是一種接收和發(fā)射都采用數(shù)字波束形成技術(shù)的全數(shù)字陣列雷達(dá),滿足現(xiàn)代雷達(dá)的要求[1]。數(shù)字陣列雷達(dá)的核心內(nèi)容之一是單元級回波信號中頻或射頻數(shù)字化后,在數(shù)字域進(jìn)行幅/相加權(quán)實(shí)現(xiàn)接收數(shù)字波束形成,基于多通道數(shù)字化接收機(jī)的數(shù)字陣列模塊是數(shù)字陣列雷達(dá)的關(guān)鍵模塊。

數(shù)字陣列模塊是一種采用集成化和數(shù)字化技術(shù),將射頻前端、分布式時(shí)鐘本振分配、分布式電源、數(shù)字化收發(fā)等一體化設(shè)計(jì),完成雷達(dá)單元級、多通道回波信號數(shù)字化收發(fā)、預(yù)處理和傳輸?shù)男滦投喙δ苣K[2]。

中頻/射頻數(shù)字化接收機(jī)通過高速ADC直接對中頻或射頻模擬信號進(jìn)行數(shù)字化,再對中頻或射頻數(shù)字信號通過DDC處理獲得與信號帶寬匹配的數(shù)字基帶信號。目前DDC處理可以采用商用ASIC芯片來實(shí)現(xiàn)[3-4],也可以通過基于FPGA的IP核來實(shí)現(xiàn)[5]。當(dāng)前隨著雷達(dá)多功能一體化應(yīng)用的需求以及雷達(dá)研制周期縮短的迫切需求,DDC處理基本上采用基于FPGA來進(jìn)行實(shí)現(xiàn),以靈活適應(yīng)數(shù)字陣列雷達(dá)多功能帶寬、多采樣率、多通道一體化設(shè)計(jì)的需求。

1 多通道多帶寬多速率DDC方案設(shè)計(jì)

1.1 數(shù)字下變頻處理概述

模擬中頻信號可以表示為

式中,f0為中頻/射頻頻率,A(t)和Φ(t)為幅度調(diào)制和相位調(diào)制信息。

對應(yīng)離散數(shù)字中頻信號為

式中,Ts=1/fs為轉(zhuǎn)換器的轉(zhuǎn)換周期。

上式乘以數(shù)字本振信號e-j2πf0n=e-jω0n得到數(shù)字混頻輸出:

通過低通濾波濾除e-j2π2f0n高頻成分以及帶外干擾噪聲得到基帶信號:

與上述公式推導(dǎo)相對應(yīng)的常規(guī)數(shù)字下變頻處理的實(shí)現(xiàn)結(jié)構(gòu)如圖1所示。

圖1 常規(guī)DDC處理功能框圖

DDC處理包括數(shù)字混頻和后續(xù)抗混疊低通匹配濾波抽取處理,實(shí)現(xiàn)高采樣率數(shù)字中頻/射頻實(shí)信號到與信號帶寬相匹配的低采樣率基帶I/Q復(fù)信號的變換,其中低通匹配濾波抽取處理是典型的數(shù)字多速率信號處理[6-7]。根據(jù)并行處理的通道數(shù)、信號帶寬的數(shù)量和對應(yīng)的抽取比、采樣率與信號帶寬的比值,DDC濾波抽取處理需要采用不同的類型、實(shí)現(xiàn)結(jié)構(gòu)、階數(shù)和級聯(lián)方式來實(shí)現(xiàn)。

DDC處理在實(shí)現(xiàn)采樣率變換、高頻成分抑制、帶外干擾抑制的同時(shí)可以獲得信噪比處理得益或過采樣得益,具體信噪比得益大小如式(5)所示(其中BW為信號帶寬):

1.2 數(shù)字下變頻處理實(shí)現(xiàn)結(jié)構(gòu)

常規(guī)低通濾波DDC處理實(shí)現(xiàn)結(jié)構(gòu)是采用圖2所示的低通濾波結(jié)構(gòu)來實(shí)現(xiàn),即數(shù)字混頻后對I/Q兩路信號進(jìn)行實(shí)數(shù)低通濾波處理,再抽取獲得匹配采樣率,由于信號復(fù)數(shù)表示采樣率可以降為實(shí)數(shù)的一半,因此DDC處理抽取比至少為2。當(dāng)ADC采樣滿足采樣定理(式(6))同時(shí)信號中心頻率滿足(式(7))時(shí)采樣為最佳采樣:

滿足最佳采樣定理的DDC處理數(shù)字混頻處理數(shù)字本振e-j2πf0n退化為抽取和符號變換,此時(shí)DDC處理可以采用如圖2所示的多相時(shí)延濾波法[8]簡化結(jié)構(gòu)來實(shí)現(xiàn)。該結(jié)構(gòu)混頻變成符號變換后直接抽取處理,抽取造成的I/Q時(shí)延通過設(shè)計(jì)一個(gè)原型濾波器,對該濾波器進(jìn)行1/4抽取,獲得4個(gè)多相子濾波器,間隔選擇兩相分別對I/Q子路濾波,實(shí)現(xiàn)半個(gè)樣本點(diǎn)延遲校正和低通濾波處理。

圖2 多項(xiàng)時(shí)延濾波法DDC處理結(jié)構(gòu)

當(dāng)信號的中頻頻率f0、采樣頻率fs和基帶輸出采樣率fbs、抽取比D和NCO周期M滿足特定關(guān)系式(8)時(shí),可以采用混頻后置多相濾波[6,9]高效DDC處理結(jié)構(gòu)來實(shí)現(xiàn)。常規(guī)采樣/混頻/濾波/抽取DDC輸出如下所示:

式中,h(t),t=0,1,…,K-1為FIR濾波器沖擊響應(yīng)。滿足式(8)的數(shù)字本振序列可表示為

濾波器設(shè)計(jì)時(shí)系數(shù)個(gè)數(shù)可分解為K=M·L,通過推導(dǎo)可以獲得DDC輸出為

通過選擇合適的中頻、采樣頻率抽取比和濾波器系數(shù),保證數(shù)字本振周期和抽取比相同,分配到每個(gè)多相濾波器支路上的本振信號為常數(shù),因此混頻可以放到多相濾波后面,整個(gè)DDC實(shí)現(xiàn)結(jié)構(gòu)變成采樣/抽取/多相濾波/數(shù)字混頻,功能框圖如圖3所示。

圖3 混頻后置多相濾波高效DDC實(shí)現(xiàn)結(jié)構(gòu)

混頻后置多相濾波高效DDC實(shí)現(xiàn)結(jié)構(gòu)要求中頻或射頻信號中心頻率為基帶輸出信號采樣率的整數(shù)倍(fs=mfbs),通過低通濾波和后續(xù)復(fù)數(shù)相位旋轉(zhuǎn)實(shí)現(xiàn)頻譜搬移和分離混疊。當(dāng)需要多個(gè)子帶同時(shí)DDC輸出時(shí)共用濾波器后接多個(gè)并行復(fù)數(shù)相位旋轉(zhuǎn)即可,當(dāng)通道數(shù)為M=log2N時(shí),濾波后的相位旋轉(zhuǎn)多信道輸出可以通過IFFT/IDFT來實(shí)現(xiàn)[10],具體實(shí)現(xiàn)結(jié)構(gòu)如圖4所示。

圖4 基于IFFT實(shí)現(xiàn)的混頻后置多信道器

混頻后置多相濾波高效DDC實(shí)現(xiàn)結(jié)構(gòu)的優(yōu)點(diǎn)是:1)濾波與混頻在低的數(shù)據(jù)率一端處理,降低了處理速度要求;2)濾波處理在混頻前和ADC后實(shí)現(xiàn),為實(shí)數(shù)濾波,運(yùn)算量和資源降低一半;3)對于多信道、濾波器組或信道化應(yīng)用,所有信道共用一個(gè)濾波器,后接一組、多組或IFFT復(fù)數(shù)相位旋轉(zhuǎn)處理可以獲得不同子帶同時(shí)下變頻輸出。

混頻后置多相濾波高效結(jié)構(gòu)只能針對固定位置中頻信號的DDC處理,對于對抗應(yīng)用會造成盲區(qū),基于Goertzel算法改進(jìn)的混頻后置多相濾波結(jié)構(gòu)可以實(shí)現(xiàn)任意頻率位置信號的DDC高效處理[11]。傳統(tǒng)Goertzel算法可以實(shí)現(xiàn)均勻分布的頻率點(diǎn)處的DFT/IDFT處理,通過引入Goertzel濾波概念可以獲得頻帶內(nèi)任意頻點(diǎn)的DFT/IDFT值,Goertzel濾波器傳遞函數(shù)為

根據(jù)Goertzel濾波器傳遞函數(shù)可以獲得其直接實(shí)現(xiàn)形式,基于Goertzel算法改進(jìn)的混頻后置多相濾波結(jié)構(gòu)如圖5所示。

圖5 基于Goertzel濾波高效DDC實(shí)現(xiàn)結(jié)構(gòu)

該DDC處理結(jié)構(gòu)特點(diǎn)是:1)繼承了混頻后置多相濾波結(jié)構(gòu)所有優(yōu)點(diǎn);2)通過Goertzel濾波器精確調(diào)諧實(shí)現(xiàn)無盲區(qū)接收;3)該結(jié)構(gòu)包括多相低通濾波、Goertzel濾波和移相處理,通過一定運(yùn)算量增加換取混頻序列頻點(diǎn)位置的靈活性。

對于GHz高速寬帶DDC處理,FPGA無法在采樣頻率的速度下直接處理,并且抽取后的采樣率也超出FPGA處理能力的情況下可以采用廣義多相濾波結(jié)構(gòu)[12]來實(shí)現(xiàn)。該結(jié)構(gòu)通過對常規(guī)多相濾波在頻域上進(jìn)行推導(dǎo)獲得了并行實(shí)現(xiàn)的廣義多相濾波結(jié)構(gòu),可以根據(jù)具體應(yīng)用進(jìn)行速度與資源的平衡來設(shè)計(jì)寬帶并行DDC處理。

常規(guī)DDC處理整個(gè)鏈路抽取比為整數(shù),因此可以通過單級或多級抽取濾波實(shí)現(xiàn),但是對于通信應(yīng)用、對抗/成像等寬帶應(yīng)用情況下存在抽取比為分?jǐn)?shù)的情況,這時(shí)需要通過數(shù)字重采樣濾波結(jié)構(gòu)[13]來實(shí)現(xiàn)DDC處理,該結(jié)構(gòu)通過將內(nèi)插鏡像抑制濾波和抽取抗混疊濾波復(fù)用,通過選擇合適的濾波器階數(shù)以及結(jié)構(gòu)變換來獲得高效實(shí)現(xiàn)。

1.3 多通道多帶寬多采樣率DDC處理實(shí)現(xiàn)方案

本文論述的DDC設(shè)計(jì)針對的應(yīng)用情況主要如下:

1)并行通道數(shù):16;

2)信號帶寬:21MHz,5MHz,1MHz(5個(gè)并行子帶),0.2MHz;

3)采樣率:120MHz,中頻270MHz。

該采樣系統(tǒng)滿足最佳采樣定理,21MHz帶寬可用于高分辨測距、5MHz帶寬可用于高精度跟蹤、1MHz帶寬用于高效搜索(多個(gè)子帶用于系統(tǒng)資源優(yōu)化)、0.2MHz帶寬用于連續(xù)波高精度測速,具體頻帶分布如圖6所示。

圖6 頻帶分配示意圖

DDC處理需要根據(jù)系統(tǒng)工作模式輸出不同帶寬和采樣率的多通道并行基帶I/Q信號,對帶外干擾進(jìn)行抑制并獲得相應(yīng)過采樣處理信噪比得益,同時(shí)保證FPGA資源利用最優(yōu)化,根據(jù)采樣率、中頻頻率、信號帶寬和抽取比,以及DDC常用處理結(jié)構(gòu),該多帶寬、多采樣率單個(gè)通道DDC處理實(shí)現(xiàn)方案如圖7所示(包括每種帶寬對應(yīng)的采樣率)。

圖7 多帶寬、多采樣率DDC處理實(shí)現(xiàn)方案

第一級濾波抽取獲得寬帶I/Q信號,根據(jù)抽取比為4,同時(shí)滿足式(8)的要求,因此圖4對應(yīng)的實(shí)現(xiàn)結(jié)構(gòu)可以簡化為圖8所示。

圖8 簡化最佳采樣混頻后置DDC處理

第二級5 M Hz帶寬信號在前級基礎(chǔ)上級聯(lián)一級多相抽取濾波器來實(shí)現(xiàn),第三級1MHz帶寬在5MHz基礎(chǔ)上再級聯(lián)一級多相抽取濾波器實(shí)現(xiàn),由于是同時(shí)并行5個(gè)子帶輸出,因此可以采用圖4所示結(jié)構(gòu),將復(fù)數(shù)相位旋轉(zhuǎn)變成5個(gè)并行結(jié)構(gòu)即可。16通道并行設(shè)計(jì)需要考慮濾波器系數(shù)ROM表、相位旋轉(zhuǎn)因子等共用設(shè)計(jì)以減少資源占用。

2 多通道多帶寬多速率DDC仿真設(shè)計(jì)

DDC處理仿真設(shè)計(jì)主要包括基于MATLAB的仿真設(shè)計(jì)以及基于RTL語言的FPGA仿真設(shè)計(jì)兩個(gè)方面,以獲得滿足性能指標(biāo)要求、FPGA資源要求的DDC設(shè)計(jì)。

DDC處理MATLAB仿真設(shè)計(jì)可以通過點(diǎn)頻測試激勵(lì)驗(yàn)證DDC處理級聯(lián)濾波器性能,包括DDC處理鏡像抑制度、帶外干擾抑制、SNR得益等,通過有帶寬測試信號如線性調(diào)頻信號驗(yàn)證帶內(nèi)特性如起伏、線性度等指標(biāo)。

DDC仿真設(shè)計(jì)的一個(gè)重點(diǎn)內(nèi)容是數(shù)字濾波器仿真設(shè)計(jì)[14],雷達(dá)DDC處理需要采用一些高效的線性相位FIR濾波器來實(shí)現(xiàn),包括常規(guī)FIR濾波器、半帶濾波器、L帶濾波器、CIC濾波器等,濾波器設(shè)計(jì)可以利用MATLAB軟件自帶的FDATOOL或其自帶的函數(shù)來設(shè)計(jì)。具體濾波器階數(shù)的選擇、是否多級級聯(lián)實(shí)現(xiàn)、級聯(lián)方式以及各級濾波器類型選擇需要根據(jù)采樣率、帶寬、抽取比、帶內(nèi)紋波和帶外干擾抑制度要求等來綜合考慮;對于一些特殊應(yīng)用場合需要考慮采用一些特殊濾波器來進(jìn)行設(shè)計(jì),如應(yīng)用于米波雷達(dá)的干擾環(huán)境比較惡劣的情況下,存在密集干擾以及鄰近干擾頻率干擾抑制的濾波器設(shè)計(jì)[15],基于半帶濾波器或互補(bǔ)濾波器的頻譜屏蔽濾波器技術(shù)[16]可以應(yīng)用于該場合,該類型濾波器可以實(shí)現(xiàn)陡峭的過渡帶同時(shí)計(jì)算復(fù)雜度增加不多。

根據(jù)設(shè)計(jì)方案,整個(gè)多帶寬、多通道、多采樣率DDC處理采用三級濾波器來實(shí)現(xiàn),每一級濾波器系數(shù)根據(jù)系統(tǒng)工作模式動(dòng)態(tài)加載以適應(yīng)不同帶寬和采樣率的需求。第一級實(shí)數(shù)濾波處理獲得寬帶21MHz采樣率30 MS/s基帶I/Q數(shù)據(jù),仿真濾波器如表1所示。仿真結(jié)果如圖9～11所示。

表1 21MHz帶寬濾波器設(shè)計(jì)

圖9 輸入數(shù)字中頻信號270.1MHz頻譜

圖10 21MHz帶寬濾波器響應(yīng)

圖11 21MHz帶寬DDC輸出頻譜

第二級濾波器獲得5MHz帶寬5 MS/s采樣的基帶I/Q信號,濾波器設(shè)計(jì)如表2所示,仿真結(jié)果如圖12～13所示。

表2 5MHz帶寬濾波器設(shè)計(jì)

圖12 5MHz帶寬濾波器級聯(lián)響應(yīng)

圖13 5MHz帶寬DDC輸出頻譜

第三級濾波器以及后續(xù)并行復(fù)數(shù)相位旋轉(zhuǎn)獲得5路并行1.25 MS/s的基帶I/Q數(shù)據(jù),對應(yīng)帶寬分別是1MHz和0.2MHz。具體濾波器設(shè)計(jì)如表3～4所示。仿真結(jié)果如圖14～17所示。

表3 1MHz帶寬濾波器設(shè)計(jì)

表4 0.2MHz帶寬濾波器設(shè)計(jì)

圖14 1MHz帶寬濾波器級聯(lián)響應(yīng)

圖15 1MHz帶寬DDC輸出頻譜

圖16 0.2MHz帶寬濾波器級聯(lián)響應(yīng)

圖17 0.2MHz帶寬DDC輸出頻譜

基于FPGA的DDC仿真設(shè)計(jì)另外一個(gè)方面的主要內(nèi)容是基于Verilog語言的RTL級實(shí)現(xiàn),重點(diǎn)需要考慮高效算法實(shí)現(xiàn)結(jié)構(gòu)、速度與硬件資源間的平衡、FPGA特定資源的映射等方面。本文論述的DDC實(shí)現(xiàn)基于ALTERA公司StratixIV系列的FPGA來實(shí)現(xiàn),主要設(shè)計(jì)考慮包括:整個(gè)DDC處理基于統(tǒng)一的120MHz時(shí)鐘來實(shí)現(xiàn);濾波器結(jié)構(gòu)采用多相濾波器結(jié)構(gòu),考慮時(shí)間復(fù)用以降低乘法器和邏輯資源;濾波器系統(tǒng)動(dòng)態(tài)更新降低并行濾波器數(shù)量;采用乘加DSP處理結(jié)構(gòu)最小化FPGA乘法器資源的利用;高抽取比情況下的濾波器采用基于FPGA內(nèi)容DPRAM來實(shí)現(xiàn)FIR濾波器移位寄存器降低寄存器資源利用等。圖18給出了基于FPGA內(nèi)部資源DPRAM和多相結(jié)構(gòu)實(shí)現(xiàn)FIR濾波器的功能框圖。

圖18 基于DPRAM多相FIR濾波器實(shí)現(xiàn)

最終RTL級仿真實(shí)現(xiàn)結(jié)果與MATLAB仿真結(jié)果對比一致,同時(shí)資源滿足系統(tǒng)設(shè)計(jì)需求即可通過DDC設(shè)計(jì)仿真。

3 多通道多帶寬多速率DDC工程實(shí)現(xiàn)

3.1 基于FPGA的DDC處理工程化實(shí)現(xiàn)

根據(jù)前述DDC處理方案,設(shè)計(jì)了一個(gè)16通道并行數(shù)字接收機(jī),模擬抗混疊濾波器為帶寬21MHz、中心頻率270MHz的固定帶通濾波器,通過數(shù)字DDC處理獲得4種帶寬/3種采樣率基帶I/Q信號輸出,同時(shí)通過DDC處理獲得相應(yīng)帶寬對應(yīng)靈敏度和瞬時(shí)動(dòng)態(tài)。具體實(shí)現(xiàn)ADC選擇凌特公司八通道并行14位ADC芯片,FPGA選擇ALTERA公司Stratix IV系列EP4SGX180芯片。

圖19給出了多通道多帶寬多速率DDC處理的數(shù)字接收機(jī)實(shí)物圖;圖20給出了5MHz帶寬DDC處理實(shí)際輸出信號的頻譜圖和測試指標(biāo)情況;表5給出了該DDC處理FPGA資源利用情況。

圖19 16通道數(shù)字化接收機(jī)實(shí)物圖

圖20 5MHz帶寬DDC處理輸出頻譜

表5 基于FPGA/DDC設(shè)計(jì)資源利用情況

3.2 DDC工程化實(shí)現(xiàn)中需要注意的問題

1)SNR得益:根據(jù)式(5)DDC處理可以獲得相應(yīng)SNR處理得益,該得益要求濾波器具有陡峭的過渡帶,造成濾波器階數(shù)非常高,實(shí)現(xiàn)時(shí)占用大量的硬件資源,因此需要在得益和資源間進(jìn)行平衡,實(shí)際設(shè)計(jì)時(shí)SNR得益較理論得益損失0.5～1.0dB,該損失需要在系統(tǒng)設(shè)計(jì)時(shí)加以考慮。

2)濾波器帶內(nèi)紋波:FIR濾波器設(shè)計(jì)一般基于等紋波設(shè)計(jì)來實(shí)現(xiàn),造成信號帶內(nèi)頻譜由于FIR數(shù)字濾波附加了周期調(diào)制,對于LFM信號將會造成脈壓后成對回波的出現(xiàn)[17],紋波幅度和周期決定成對回波的大小和位置,影響脈壓副瓣指標(biāo),紋波的大小同時(shí)對濾波器階數(shù)影響較大,因此紋波大小、濾波器階數(shù)和脈壓副瓣指標(biāo)間需要折中考慮。

3)直流和截位處理問題:中頻采樣ADC一般采用差分交流耦合輸入,差分信號不平衡會造成直流以及雜散,DDC處理后直流將位于帶外,但DDC處理過程中截位處理會造成基帶直流出現(xiàn),影響后續(xù)信號處理,因此數(shù)字截位處理時(shí)必須進(jìn)行四舍五入處理。截位處理對系統(tǒng)的瞬時(shí)動(dòng)態(tài)影響比較大,過多的截位會造成SNR損失[18],過少的截位會造成后續(xù)信號處理壓力和資源浪費(fèi),基本原則是保證SNR沒有損失;另外,對于通信等應(yīng)用場合還可以采用數(shù)字AGC作動(dòng)態(tài)截位或增益控制處理。

4)多通道時(shí)序同步問題:數(shù)字陣列雷達(dá)收發(fā)相參同時(shí)一般要作多脈沖相干積累處理,因此要求在相同波位內(nèi)的多個(gè)脈沖間以及多個(gè)通道間相位保持固定的相位關(guān)系,多帶寬、多速率DDC處理內(nèi)部有各種不同的計(jì)數(shù)器,多通道特別是多個(gè)板子間上電后計(jì)數(shù)起始不同,因此必須保證所有路DDC處理在多個(gè)脈沖間以及不同模式間切換時(shí)必須在同一個(gè)觸發(fā)下同步復(fù)位,這需要通過相應(yīng)的硬件和軟件設(shè)計(jì)加以保證。

4 結(jié)束語

本文論述了數(shù)字陣列模塊內(nèi)部基于FPGA的多通道、多帶寬、多速率數(shù)字下變頻設(shè)計(jì),包括方案設(shè)計(jì)、仿真設(shè)計(jì)和工程化設(shè)計(jì),同時(shí)給出了實(shí)際應(yīng)用設(shè)計(jì)結(jié)果和工程化設(shè)計(jì)應(yīng)注意的問題,該設(shè)計(jì)方法可應(yīng)用于其他多通道數(shù)字化接收機(jī)數(shù)字下變頻器設(shè)計(jì)。

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