李 燁

(江蘇聯(lián)合職業(yè)技術(shù)學(xué)院鎮(zhèn)江分院 機電工程系，江蘇 鎮(zhèn)江 212016)

組合邏輯電路競爭冒險現(xiàn)象消除方法仿真分析

李 燁

(江蘇聯(lián)合職業(yè)技術(shù)學(xué)院鎮(zhèn)江分院 機電工程系，江蘇 鎮(zhèn)江 212016)

組合邏輯電路在工作狀態(tài)轉(zhuǎn)換過程中經(jīng)常會出現(xiàn)競爭冒險現(xiàn)象，競爭冒險會對數(shù)字系統(tǒng)產(chǎn)生不良影響甚至使其產(chǎn)生邏輯混亂。以Multisim軟件為平臺進行虛擬的仿真實驗，分析消除競爭冒險現(xiàn)象的基本方法。

競爭冒險；Multisim仿真；消除

組合邏輯電路的設(shè)計都是在輸入、輸出處于穩(wěn)定的邏輯電平下進行的。為了測試電路的抗干擾能力，保證組合邏輯系統(tǒng)的穩(wěn)定，有必要對電路輸入信號的邏輯電平瞬間變化時的工作狀態(tài)進行分析。

在組合邏輯電路中，門電路兩個輸入信號同時向相反的邏輯電平跳變(一個從1變?yōu)?，另一個從0變?yōu)?)的現(xiàn)象稱為競爭[1]。此時，輸出波形會出現(xiàn)違反原設(shè)計的尖脈沖波形，這種現(xiàn)象稱為競爭冒險。由競爭冒險產(chǎn)生的電壓毛刺通常會使對尖峰脈沖敏感的電路，如觸發(fā)器等，發(fā)生錯誤動作，從而造成數(shù)字系統(tǒng)的邏輯混亂。同時，這種尖峰脈沖也是違背穩(wěn)態(tài)下邏輯關(guān)系的噪聲。可見，在組合邏輯電路中對競爭冒險現(xiàn)象的判斷與消除十分重要[2]。

1 產(chǎn)生競爭冒險的原因

根據(jù)對邏輯電路的結(jié)構(gòu)分析可知，產(chǎn)生競爭冒險的原因主要是信號在傳輸延遲時間上存在差異，而造成這種差異的原因主要有以下兩方面：

1) 各邏輯門本身的傳輸延時。在TTL系列的集成電路中，門電路的延遲時間一般在15 ns左右；在CMOS系列集成電路中，門電路的延遲時間一般為100 ns左右[3]。

2) 傳輸路徑不同導(dǎo)致的傳輸延時。同一個輸入信號的變化通過多條途徑傳輸，它們到達輸出級的時間有先有后，當(dāng)它們再次在某個門電路匯合時，會導(dǎo)致輸出產(chǎn)生尖峰脈沖。

2 實例電路仿真分析

2.1實例電路搭建

以圖1所示電路為例進行分析。由邏輯代數(shù)知識可知

當(dāng)B=D=C=1時，

從理論上講，若不考慮傳輸門的延遲時間，并且認為電路處于穩(wěn)定狀態(tài)時，無論信號A如何變化，輸出Y恒為高電平。但在實際電路中，當(dāng)輸入信號A發(fā)生變化時，信號在各個路徑上的傳輸時間有先有后，根據(jù)產(chǎn)生競爭冒險原因的分析可以判斷，電路的輸出會產(chǎn)生尖峰脈沖。

2.2Mutisim仿真

本文采用Multisim10軟件作為仿真平臺。該軟件電路仿真速度快、元件庫豐富、仿真結(jié)果精確，適用于數(shù)字電路的仿真分析[4]。從元件庫中選擇74LS 5 V系列邏輯門，該系列的傳輸延遲參數(shù)為15 ns， 能夠滿足仿真?zhèn)鬏斞舆t的要求。按照圖1所示的電路圖搭建完整的Multisim仿真電路，如圖2所示。其中，A，B，C，D為輸入信號，Y為輸出信號。

圖1 組合邏輯電路

根據(jù)仿真的需要，將B，C，D接高電平VDD(+5 V)，此時B=D=C=1。輸入信號A由函數(shù)發(fā)生器產(chǎn)生。為了便于觀察仿真實驗結(jié)果，對輸入信號A進行如下設(shè)置：波形選擇為方波，頻率為1 MHz，占空比為50%，幅值為5 V，偏置為2.5 V。各參數(shù)設(shè)置界面如圖3所示。采用4通道的示波器對多個信號同時進行觀察比較。

圖2完整的Multisim仿真電路

圖3 輸入信號A參數(shù)設(shè)置界面

運行電路仿真，從示波器中觀察各通道的信號波形，如圖4所示。可以看出，當(dāng)輸入信號A出現(xiàn)下降沿時，由于傳輸延遲，G2輸出波形上升沿的時刻出現(xiàn)了延遲tpd1，G3輸出波形的下降沿出現(xiàn)了延遲tpd2。由于輸入信號A到G2的輸出只經(jīng)過了邏輯門G2，而到G3的輸出經(jīng)過了G2和G3兩個邏輯門，所以tpd2>tpd1。當(dāng)G3的輸出和G2的輸出匯合到G4的輸入端時，兩個信號向相反邏輯電平的跳變出現(xiàn)了時間差，輸出信號Y由于競爭而產(chǎn)生負向尖峰脈沖，證明了該電路確實存在競爭冒險。

圖4 各通道的信號波形

3 消除競爭冒險的方法

3.1接入RC積分電路

因為競爭冒險而產(chǎn)生的尖峰脈沖一般都很窄(多在幾十納秒以內(nèi))，所以在輸出端并接一個RC積分電路(時間常數(shù)τ不必過大)構(gòu)成低通濾波器，把尖峰脈沖的幅度削弱至門電路的閾值電壓以下，抑制了尖峰脈沖的形成。接入RC積分電路如圖5所示，其中R1=470 Ω，C1=200 pF。運行電路仿真得到信號波形，如圖6所示?？梢园l(fā)現(xiàn)，原來的尖峰脈沖已得到抑制，波形得到了改善，競爭冒險現(xiàn)象基本消除。需要指出的是，這種方法雖然簡單易行，但是RC積分電路的存在也會導(dǎo)致輸出電壓幅值有所下降，尤其是輸出電容會增加輸出電壓波形的上升時間和下降時間，使輸出波形變壞，故該方法適用于對輸出波形前后沿?zé)o嚴格要求的場合。

3.2引入選通脈沖

如圖7所示，電路中引入了封鎖脈沖源V1作為選通脈沖。選通脈沖的高電平出現(xiàn)在電路處于穩(wěn)定狀態(tài)之后，避開了出現(xiàn)競爭冒險的時刻，亦即在輸出端出現(xiàn)尖峰脈沖的時刻，選通脈沖恰好提供一個負脈沖將G4的輸出端封鎖住，等G4接收了輸入信號并處于穩(wěn)定狀態(tài)后，選通脈沖則提供正脈沖允許電路輸出。在圖7中，V1采用幅值為5 V，脈寬為50 μs，頻率為100 kHz的脈沖信號，該信號經(jīng)過非門G5倒相后，作用于與非門G4。電路仿真信號波形如圖8所示，從圖8中可以看出，已消除原有的競爭冒險現(xiàn)象。

使用該方法，電路不需增加元件，在輸出端就能抑制干擾脈沖的出現(xiàn)[5]。但需要指出的是，此時輸出信號將變?yōu)槊}沖信號，且脈沖寬度與選通脈沖寬度相同。選通信號的作用時間、極性等一定要合適，選通脈沖的脈寬要大于競爭冒險信號的脈寬，否則不僅不會消除競爭冒險現(xiàn)象，還會影響電路非競爭冒險時間段的正常輸出。

圖5 電路輸出端接入RC積分電路

圖6 接入RC積分電路后各通道信號波形

圖7 電路引入選通脈沖

圖8 電路引入選通脈沖后各通道信號波形

3.3增加冗余項BD

由邏輯代數(shù)知識可知，增加了冗余項BD的邏輯函數(shù)表達式

所實現(xiàn)的邏輯功能與圖1所示電路是一樣的。當(dāng)B=C=D=1時，

此時，無論A如何改變，恒為1的BD項保證了輸出Y始終保持高電平。圖9為增加冗余項BD后的仿真電路。圖10為增加冗余項BD后各通道的信號波形?？梢钥闯觯斎胄盘朅出現(xiàn)下降沿時，增加冗余項BD后的輸出Y沒有出現(xiàn)負向尖峰脈沖，說明該組合電路已經(jīng)消除了競爭冒險現(xiàn)象。如果在電路設(shè)計中G5已存在，那么只需增加1根連線，把它的輸出引到G4的一個輸入端即可，這樣，既不必額外增加門電路，又不會給電路的工作帶來其他不利影響。但這種有利條件并不是在進行電路設(shè)計的任何時候都存在，有時需要額外增加門電路。

3.4接入D觸發(fā)器

D觸發(fā)器是受時鐘脈沖控制的，如果競爭冒險信號恰好避開了時鐘脈沖的作用時刻，則不會對組合邏輯電路造成危害，所以D觸發(fā)器的輸入端對電壓毛刺不敏感。利用這個特點，在輸出信號的保持時間內(nèi)，用D觸發(fā)器讀取組合邏輯的輸出信號可消除競爭冒險現(xiàn)象[6]。如圖11所示，將D觸發(fā)器的輸入端與G4的輸出端相連。D觸發(fā)器采用74LS74D，上升沿觸發(fā)，時鐘脈沖采用幅值為5 V，頻率為1 kHz的方波。運行電路仿真，各通道信號波形如圖12所示，可以發(fā)現(xiàn)，電路消除了競爭冒險現(xiàn)象。需要指出的是，此時電路需要額外增加1個D觸發(fā)器，而且輸出信號將受D觸發(fā)器時鐘脈沖的控制，所以對D觸發(fā)器時鐘脈沖的頻率和作用時刻有一定的要求。

4 結(jié)束語

本文針對組合邏輯電路產(chǎn)生競爭冒險現(xiàn)象的原因，利用Multisim軟件分析了當(dāng)輸入信號發(fā)生變化時，電路中各傳輸門的輸出變化及相互之間的時序關(guān)系。利用Multisim軟件仿真分析了采用接入RC積分電路、引入選通信號、增加冗余項、接入D觸發(fā)器等方法消除競爭冒險現(xiàn)象的原理，總結(jié)了它們的優(yōu)缺點。

圖9 電路增加冗余項BD

圖10 增加冗余項BD后各通道信號波形

圖11 電路接入D觸發(fā)器

圖12 接入D觸發(fā)器后各通道信號波形

[1] 閻石.數(shù)字電子技術(shù)基礎(chǔ)[M]. 5版.北京:高等教育出版社,2006:201.

[2] 石飛飛,孫琳琳.組合邏輯電路中冒險現(xiàn)象的判斷和消除方法[J].科技資訊,2010(21):130.

[3] 雷媛媛.探索組合邏輯電路的競爭冒險現(xiàn)象及消除方法[J].數(shù)字技術(shù)與應(yīng)用,2013(2):222.

[4] 丁偉,關(guān)宇,馬麗梅,等.基于Multisim的組合電路中競爭冒險的仿真分析[J].工業(yè)和信息化教育,2013(8):54.

[5] 周濤,張銳敏.基于Multisim 10的電子電路計算機仿真分析與應(yīng)用[J].科技信息,2008(18):62-63.

[6] 朱幼娟,王露.組合邏輯電路競爭冒險現(xiàn)象和消除方法仿真研究[J].常州信息職業(yè)技術(shù)學(xué)院學(xué)報,2010,19(6):26.

〔責(zé)任編輯：盧 蕊〕

Simulationanalysisoftheeliminationmethodforthecompetitiveriskphenomenoninthecombinationallogiccircuit

LI Ye

(Electromechanical Engineering Department,Zhenjiang Vocational Technical College,Zhenjiang 212016,China)

The competition risk phenomenon often appears in the process of working transformation of the combinational logic circuit. The competition risk can lead to the bad influence or even the logic chaos to the digital system.This paper takes the Multisim software as the platform for the virtual simulation experiments,and analyzes the basic method of eliminating the phenomenon of the competition risk.

competitive risk; Multisim simulation; elimination

2015-03-13

李 燁(1975—)，男，江蘇鎮(zhèn)江人，副教授，碩士，主要從事電路與系統(tǒng)研究。

TN79

：A

：1008-8148(2015)03-0057-04