安平凹，尹達一

1．中國科學(xué)院上海技術(shù)物理研究所，上海 200083

2．中國科學(xué)院大學(xué)，北京 100049

CMV2000高速大面陣信號處理和完整性仿真分析

安平凹1，2，尹達一1

1．中國科學(xué)院上海技術(shù)物理研究所，上海 200083

2．中國科學(xué)院大學(xué)，北京 100049

基于CMV2000高速大面陣探測器構(gòu)建了圖像處理系統(tǒng)，為了在100 fps幀率的情況下同時采集和處理2片2 K× 1 K面陣的圖像，系統(tǒng)必須擁有足夠的帶寬緩存數(shù)據(jù)。采用Xilinx公司Virtex5系列FPGA作為主控器件，4片數(shù)據(jù)速率為533 Mbit／s的DDR2 SDRAM作為緩存設(shè)備，實現(xiàn)數(shù)據(jù)的采集、緩存和處理。高速并行的DDR2 SDRAM數(shù)據(jù)線的信號完整性將成為系統(tǒng)設(shè)計的薄弱環(huán)節(jié)，因此在電路硬件實際投入制造之前進行仿真是十分必要的。采用Cadence公司的SigXplore和SigNoise仿真工具對系統(tǒng)中DDR2 SDRAM的數(shù)據(jù)線進行了反射和串?dāng)_的仿真，得出了使用片上終端匹配（ODT）和數(shù)控阻抗（DCI）技術(shù)進行阻抗匹配時數(shù)據(jù)線的反射引起的信號上沖和下沖都在器件要求的范圍之內(nèi)，數(shù)據(jù)線在8mil線寬8 mil間距2 000 mil耦合距離的情況下串?dāng)_噪聲在信號的噪聲容限之內(nèi)等結(jié)論。研究了高帶寬的高速大面陣圖像系統(tǒng)信號完整性仿真方法，仿真結(jié)果能夠滿足系統(tǒng)要求，從而為解決此類問題提供了思路和途徑。

信號處理；高速CMOS傳感器；DDR2 SDRAM；信號完整性；反射串?dāng)_

高速大面陣圖像傳感系統(tǒng)目前具有廣泛的應(yīng)用前景。在工程科技領(lǐng)域，工程人員利用高速相機記錄汽車碰撞瞬間各部位的變化以及人體模型的受力情況，從而分析和改進汽車設(shè)計的薄弱環(huán)節(jié)。在體育競技領(lǐng)域，裁判利用高速相機記錄運動員的技術(shù)特點，有針對性的改進訓(xùn)練方法［1］。在天文科學(xué)領(lǐng)域，科學(xué)家利用大面陣高速CMOS探測器實現(xiàn)天文導(dǎo)星觀測。為了實現(xiàn)大面陣高速圖像獲取功能，要求系統(tǒng)具有很高的傳輸帶寬，高帶寬往往伴隨著數(shù)據(jù)傳輸速率和時鐘頻率的提高，信號的上升沿和下降沿的變陡，信號完整性的問題逐漸突出［2］。近年來，一些學(xué)者對信號完整性的理論進行了研究。堵軍等［3］研究了信號完整性問題中的反射、串?dāng)_和電源系統(tǒng)的的完整性產(chǎn)生原理，并總結(jié)出了相應(yīng)的設(shè)計規(guī)則。周路等［4］從理論上分析并得出上升或下降時間是造成反射、串?dāng)_、同步開關(guān)噪聲及電磁干擾等信號完整性問題的根本原因這一結(jié)論，并通過仿真進行了驗證。張吉等［5］分析了串?dāng)_的產(chǎn)生、串?dāng)_對信號的影響等，然后通過理論分析得出串?dāng)_的控制和減弱方法。針對該系統(tǒng)設(shè)計中關(guān)鍵信號的信號完整性開展仿真分析研究對于提高硬件設(shè)計成功率并降低系統(tǒng)開發(fā)風(fēng)險具有十分重要的工程應(yīng)用價值。

1 信號完整性的含義和影響

信號完整性指的是在高速電子產(chǎn)品設(shè)計中由互連線引起的所有問題，它主要研究互連線與數(shù)字信號的電壓電流波形相互作用時其電氣特性參數(shù)如何影響產(chǎn)品的性能［6］。本文從反射和串?dāng)_兩方面來考慮信號完整性可能引入的后果。

信號在傳播過程中，如果瞬時阻抗發(fā)生突變，則信號中有一部分能量會向源端方向反射，另一部分則繼續(xù)向前傳播。在阻抗突變處的電壓連續(xù)，故反射電壓與原信號電壓疊加后等于繼續(xù)向前傳播的電壓，即向前傳播的電壓與原信號相比產(chǎn)生失真。如果向源端傳播的反射信號在傳播過程中同樣遇到了阻抗不連續(xù)的情況，則反射信號會再一次產(chǎn)生反射，最終由信號的多次反射而產(chǎn)生了“振鈴”現(xiàn)象。

串?dāng)_是指當(dāng)信號在傳輸線上傳播時，相鄰的信號之間由于電磁場的相互耦合，一根傳輸線上的信號能量耦合到另一根傳輸線上而產(chǎn)生的噪聲電壓。一般用兩個相鄰導(dǎo)體之間的互容Cm和互感Lm來描述串?dāng)_模型［7］。串?dāng)_分為前向串?dāng)_和后向串?dāng)_，前向串?dāng)_是指和攻擊信號傳輸方向一致的串?dāng)_信號，后向串?dāng)_是指和攻擊信號傳輸方向相反的串?dāng)_信號。

2 系統(tǒng)組成和信號完整性要求

2．1 系統(tǒng)組成

CMV2000探測器的圖像讀出接口為16路速率為480 Mbit／s的低電壓差分信號（low-voltage differ-ential signal，LVDS），當(dāng)兩片CMV2000同時輸出時，數(shù)據(jù)瞬時帶寬達到1．92 GB。系統(tǒng)選用Xilinx公司型號為XC5VSX240T的FPGA作為圖像采集和處理的控制核心，由于FPGA內(nèi)部的RAM資源有限，要對數(shù)據(jù)進行緩存，必須外接緩存器。系統(tǒng)選用4片Micro公司型號為MT47H64M16，速率為533 Mbit／s的16位DDR2 SDRAM兩兩一組，組成2組32位的緩存器，每組緩存器的帶寬超過2 GB，可以滿足探測器瞬時帶寬的要求。系統(tǒng)硬件簡化連接框圖如圖1所示。

圖1 系統(tǒng)硬件簡化連接框圖

2．2 信號完整性與初步分析要求

DDR2 SDRAM技術(shù)文檔規(guī)定，MT47H64M16數(shù)據(jù)總線引腳所允許的最大上沖電壓為VDDQ＋0．5 V，最大下沖電壓為VSSQ－0．5 V，其中VDDQ是其數(shù)據(jù)總線供電電壓（1．8 V），VSSQ為其數(shù)據(jù)總線參考地電壓（0 V）。應(yīng)該確保信號反射引起的上沖和下沖在－0．5～2．3 V之內(nèi)，數(shù)據(jù)總線引腳上的電壓不能超出這個范圍。數(shù)據(jù)總線的高電平門限電壓為VREF＋0．25 V，低電平門限電壓為VREF－0．25 V，其中VREF為數(shù)據(jù)總線的參考電平（0．9 V）。應(yīng)該確保噪聲和串?dāng)_電壓疊加到信號線上之后，不會影響到門限電壓對高低電平的判斷，即低電平疊加噪聲和串?dāng)_之后，其峰值不會大于0．65 V，高電平疊加噪聲和串?dāng)_之后，其峰值不會小于1．15 V。

根據(jù)所選FPGA的相關(guān)技術(shù)文檔，得知FPGA與DDR2 SDRAM數(shù)據(jù)總線相連的引腳電平類型為SSTL18-II，該類型電平所允許的最大上沖電壓為VCCO＋0．3 V，最大下沖電壓為－0．3 V，其中VCCO是FPGA針對SSTL18-II電平引腳的驅(qū)動電壓（1．8 V）。因此要確保輸入到FPGA引腳的電壓在－0．3～2．1 V。SSTL18-II高電平門限電壓為VREF＋0．125 V，低電平電壓門限為VREF－0．125 V，其中VREF是參考電平（0．9 V）。應(yīng)該確保噪聲和串?dāng)_疊加之后不會對高低電平的判斷造成影響。即低電平疊加噪聲和串?dāng)_之后，其峰值不會大于0．775 V，高電平疊加噪聲和串?dāng)_之后，其峰值不會小于1．025 V。

3 信號完整性仿真

3．1 仿真模型

為了進行后續(xù)仿真，首先要將MT47H64M16和XC5VSX240T的仿真模型與印制電路板（printed cir-cuitboard，PCB）中的器件相對應(yīng)，然后提取DDR2 SDRAM的數(shù)據(jù)線與FPGA相連的實際拓?fù)浣Y(jié)構(gòu)。Cadence公司仿真工具使用的器件模型是DML模型，并且提供了將其他模型如IBIS模型、HSPICE模型、ESPICE模型等轉(zhuǎn)換為DML模型的工具Model Integrity。由于SPICE模型會涉及芯片設(shè)計的細(xì)節(jié)，且仿真時間較長，故目前使用比較多的是IBIS模型，IBIS模型不會像SPICE模型一樣存在版權(quán)問題，而且在保證精度的基礎(chǔ)上仿真速度比SPICE模型更快［8］。MT47H64M16的IBIS模型可從Micron公司官網(wǎng)上下載，XC5VSX240T的IBIS模型可以通過Xilinx公司的ISE軟件生成，根據(jù)不同的管腳設(shè)置生成不同的模型。

3．2 仿真流程

印刷電路板的仿真分析是一個反饋調(diào)節(jié)的過程。對電路板上關(guān)鍵信號進行必要的仿真，根據(jù)仿真結(jié)果來調(diào)整設(shè)計參數(shù)，直到仿真結(jié)果滿足器件和系統(tǒng)的指標(biāo)要求。文中著重對系統(tǒng)中FPGA和DDR2 SDRAM數(shù)據(jù)線的互聯(lián)進行反射和串?dāng)_仿真，仿真流程如圖2所示。

圖2 仿真流程圖

3．3 不使用匹配方式時的反射仿真

在進行阻抗匹配設(shè)計時，總是首先考慮在不做匹配的情況下設(shè)計是否滿足要求，盡可能地減少外圍器件數(shù)量或降低設(shè)計難度。從PCB中提取出來的無匹配的單一數(shù)據(jù)線拓?fù)浣Y(jié)構(gòu)如圖3所示。

圖3 無匹配時提取到的拓?fù)浣Y(jié)構(gòu)

其中TL5、TL6、TL7、TL8為傳輸線模型，VIA3、VIA4為過孔模型，U5和U24分別為DDR2 SDRAM數(shù)據(jù)線管腳和與其相連的FPGA管腳的緩沖器模型。傳輸線以微帶線的形式走在頂層和底層，線寬為8 mil，頂層和底層到與之相鄰的地層的材料均選用FR4，厚度為5 mil，軟件計算出來的走線阻抗約為53Ω。

在FPGA管腳緩沖器模型上加533 Mbit／s的隨機數(shù)據(jù)激勵（模擬DDR2 SDRAM的寫操作），在DDR2 SDRAM數(shù)據(jù)線管腳緩沖器端得到的信號波形眼圖如圖4所示。

圖4 無匹配時寫時序的數(shù)據(jù)總線波形眼圖

由圖4的仿真結(jié)果可知，DDR2 SDRAM寫操作時數(shù)據(jù)線波形的最大上沖電壓為2．505 V，最大下沖電壓為－0．67 V。其上沖電壓和下沖電壓都超過了DDR2 SDRAM數(shù)據(jù)線管腳所允許的最大電壓值。

在DDR2 SDRAM數(shù)據(jù)線管腳的緩沖器模型上加533 Mbit／s的隨機數(shù)據(jù)激勵（模擬DDR2 SDRAM的讀操作），在FPGA管腳緩沖器端得到的信號波形眼圖如圖5所示。

圖5 無匹配時讀時序的數(shù)據(jù)總線波形眼圖

由圖5的仿真結(jié)果可知，DDR2 SDRAM寫操作時數(shù)據(jù)線波形的最大上沖為2．279 V，最大下沖為－0．442 V，其上沖電壓和下沖電壓都超過了FPGA數(shù)據(jù)線管腳所允許的最大電壓值。

3．4 采用DDR2SDRAM和FPGA片上電阻匹配時的反射仿真

DDR2 SDRAM比上一代的動態(tài)存儲器芯片DDR SDRAM具有的優(yōu)勢之一是其數(shù)據(jù)線DQ和數(shù)據(jù)采樣時鐘線DQS都具有ODT功能，省去了DDR2 SDRAM作為接收器時的終端匹配電阻，匹配電阻的阻值可在50、75、150Ω之中選擇。而Virtex5系列FPGA的DCI技術(shù)也使FPGA在作為接收器時省去了終端匹配電阻。

ODT技術(shù)和DCI技術(shù)使用內(nèi)部集成電阻代替外部的終端電阻，不僅有助于減小PCB尺寸，降低成本，而且由于印刷版上沒有了連接匹配電阻所需要的分支電路，最大限度地減少了分支線的干擾，減小了信號反射幅度，大大提高了傳輸信號的質(zhì)量［9］。ODT與DCI的等效電路如圖6所示。

選用帶DCI功能的FPGA管腳緩沖器模型和帶ODT功能的DDR2 SDRAM管腳緩沖器模型，提取到的單一數(shù)據(jù)線的拓?fù)淙鐖D7所示。其中TL13、TL14、TL15、TL16為傳輸線模型，VIA7、VIA8為過孔模型，U5和U24分別DDR2 SDRAM和FPGA的管腳緩沖器模型，其他條件均與圖3仿真時中使用的參數(shù)一致。

圖6 ODT與DCI的等效電路

圖7 ODT和DCI匹配時提取到的拓?fù)浣Y(jié)構(gòu)

為FPGA管腳加上533 Mbit／s的隨機數(shù)據(jù)激勵，另一端的電平類型選擇為三態(tài)（模擬DDR2 SDRAM的寫操作）。為DDR2 SDRAM管腳加上533Mbit／s的隨機數(shù)據(jù)激勵，另一端的電平類型選擇為三態(tài)（模擬DDR2 SDRAM的讀操作）。得到的寫時序和讀時序的信號眼圖分別如圖8、9所示。

由圖8、9的結(jié)果可以看到，使用了帶ODT和DCI技術(shù)的緩沖器模型之后，讀和寫時序的信號眼圖的上沖和下沖都比不使用此技術(shù)進行匹配時小，且都在DDR2 SDRAM和FPGA對上沖和下沖的要求之內(nèi)。

圖8 ODT和DCI匹配時寫時序的數(shù)據(jù)總線波形眼圖

圖9 ODT和DCI匹配時讀時序的數(shù)據(jù)總線波形眼圖

在實際PCB生產(chǎn)中，導(dǎo)線的寬度、厚度，絕緣材料的介電常數(shù)和厚度的微小變化都會引起特性阻抗發(fā)生變化，而由于工藝限制，這些參數(shù)在制造時都有一定的誤差，導(dǎo)致實際傳輸線的阻抗與理想情況下阻抗不一致，因此在對阻抗匹配結(jié)果分析時要留一定的裕量。目前民用PCB的阻抗控制誤差一般在10%以內(nèi)。設(shè)DDR2 SDRAM的ODT功能內(nèi)部匹配電阻等效為ZL，傳輸線的特征阻抗為ZO，當(dāng)以低電平穩(wěn)定電壓作為參考零電位時，上沖電壓與高電平穩(wěn)定電壓之比為［10］

當(dāng)匹配時，ZO和ZL阻值接近；當(dāng)ZO變化10%時，RV變化約5%。同理當(dāng)以高電平作為參考電位時，下沖電壓與低電平電壓穩(wěn)定值之比也為RV，且當(dāng)阻抗誤差為10%時RV變化也為5%。即由于10%的制造誤差引入的上沖和下沖電壓變化值為高電平穩(wěn)定電壓與低電平穩(wěn)定電壓差值的5%。

圖8中上沖電壓的值為1．471 V，高低電平穩(wěn)定電壓之差約為1．1 V，故考慮了阻抗誤差的情況下上沖電壓最大值約為1．471＋1．1×5%＝1．526 V。同樣可得下沖電壓的最小值約為0．284 V，上沖和下沖均在DDR2 SDRAM的數(shù)據(jù)線管腳電平要求之內(nèi)。圖9中考慮了阻抗誤差的情況下上沖電壓最大值約為1．737 V，最小下沖電壓約為0．077 V，也在FPGA的管腳電平要求之內(nèi)。

3．5 串?dāng)_仿真

PCB上走線串?dāng)_的大小跟2根互相耦合的走線的線距、耦合長度、信號的上升沿和下降沿斜率等有關(guān)［11］。一般為了使走線之間的串?dāng)_降低到可以忽略的程度，走線需要遵循“3W原則”（兩根相鄰走線中心的間距至少為3倍的走線寬度［12］）。但是隨著目前高密度小型化集成板的應(yīng)用以及成本的考慮，使走線之間的距離滿足“3W原則”實際上很難實現(xiàn)，此時對PCB做布線后的串?dāng)_仿真就顯得尤為重要，可以確保在不遵循“3W原則”的情況下走線之間的串?dāng)_不會嚴(yán)重到影響信號的完整性。

在系統(tǒng)中由于考慮了探測器安裝和電路板外殼制作等因素，對PCB板的尺寸有一定要求，PCB板不能繪制的足夠大來滿足所有走線之間的“3W原則”，而且由于DDR2 SDRAM大量的數(shù)據(jù)線和地址線都要匯集到FPGA同一側(cè)密集的管腳上，因此高密度緊耦合的走線不可避免。

系統(tǒng)中DDR2 SDRAM數(shù)據(jù)線走線的最大長度小于2 000 mil，走線寬度為8 mil，最小的走線間距為8 mil，走線類型為微帶線，信號速率為533 Mbit／s。因此對3根2 000 mil耦合長度的微帶線在信號速率為533 Mbit／s情況下進行仿真。為了觀察不同線間距對串?dāng)_的影響，分別對8、12、16、20、24 mil間距的情況下進行串?dāng)_仿真。仿真模型如圖10所示，其中U5、IOP1和IOP2是MT47H64M16帶ODT功能的數(shù)據(jù)線引腳緩沖器模型，U24、IOP3和IOP4是FPGA的SSTL18＿II＿DCI類型電平的緩沖器模型。TL＿MS3是3根長度為2 000 mil的互相耦合的微帶線模型。其中中間的微帶線為受干擾線，兩邊的微帶線為干擾線。

圖10 3根微帶線線串?dāng)_仿真模型

信號由FPGA向DDR2 SDRAM的2根數(shù)據(jù)線傳輸時（等效于DDR2 SDRAM的寫操作），在2根數(shù)據(jù)線中間的另一根線上靠近DDR2 SDRAM端產(chǎn)生的串?dāng)_仿真數(shù)據(jù)如圖11所示。

由圖8可得，在DDR2 SDRAM寫操作時，高電平的穩(wěn)定電壓值約為1 450 mV，低電平的穩(wěn)定電壓值約為370mV，即高電平噪聲容限為1 450－1 150＝300 mV，低電平的噪聲容限為650－370＝280 mV。當(dāng)兩線之間的間距為8 mil時，串?dāng)_的峰值約為86mV，在信號的噪聲容限之內(nèi)。且隨著兩線間距的增加，串?dāng)_逐漸減小，在滿足“3W”原則的情況下，串?dāng)_只有50 mV左右，遠小于噪聲容限。

圖11 DDR2 SDRAM寫操作時的串?dāng)_數(shù)據(jù)波形

信號由DDR2 SDRAM的2根數(shù)據(jù)線向FPGA傳輸時（等效于DDR2 SDRAM的讀操作），在2根數(shù)據(jù)線中間的另一根線上靠近FPGA端產(chǎn)生的串?dāng)_仿真數(shù)據(jù)如圖12所示。

圖12 DDR2 SDRAM讀操作時的串?dāng)_數(shù)據(jù)波形

由圖9可得，在DDR2 SDRAM讀操作時，F(xiàn)PGA端高電平的穩(wěn)定電壓值約為1 580 mV，低電平的穩(wěn)定電壓值約為250 mV，則高電平噪聲容限為1 580－1 025＝555 mV，低電平的噪聲容限為775－250＝525mV。當(dāng)2線之間的間距為8 mil時，串?dāng)_的峰值為137 mV，遠小于信號的噪聲容限。

4 結(jié)束語

本文針對高速大面陣圖像傳感系統(tǒng)中信號速率為533 Mbit／s、帶寬為2 GB的技術(shù)要求，由FPGA驅(qū)動讀寫的DDR2 SDRAM數(shù)據(jù)線進行了反射和串?dāng)_兩方面的信號完整性仿真分析。通過仿真結(jié)果閉環(huán)控制對設(shè)計進行了必要的修改，最終使關(guān)鍵部分的指標(biāo)滿足了信號完整性的要求，為良好的系統(tǒng)設(shè)計提供了有力保障。

本文所提出的信號完整性仿真方法在信號頻率小于1 GHz的情況下具有普遍適用性，從仿真模型的轉(zhuǎn)換、建立、拓?fù)浣Y(jié)構(gòu)的提取、信號設(shè)置，到仿真結(jié)果的分析和反饋，是一套完整的高速信號仿真流程，為處理相似的問題提供了解決思路和解決途徑。但是針對更高頻率的信號完整性問題，需要考慮三維空間中的電磁場仿真，借助Ansoft HFSS等軟件來實現(xiàn)，本文中并未討論三維空間電磁場引入問題的解決思路，因此本文提出的仿真方法在這種場合中不再適用，可作為下一步研究的方向。

［1］劉哲．基于FPGA的高速數(shù)字工業(yè)相機系統(tǒng)設(shè)計與實現(xiàn)［D］．北京：中國科學(xué)院大學(xué)工程管理與信息技術(shù)學(xué)院，2013：15-20．

［2］楊古月，張昕．DM6446與DDR2接口的信號完整性研究［J］．應(yīng)用科技，2013，40（4）：42-45．

［3］堵軍，高輝，張益平．電路設(shè)計中的信號完整性分析和研究［J］．電子與封裝，2013（8）：25-29．

［4］周路，賈寶富．信號上升或下降時間對高速電路信號完整性影響的研究［J］．現(xiàn)代電子技術(shù)，2011（6）：69-73，77．

［5］張吉，劉煜，楊福彪．高速數(shù)字信號完整性之串?dāng)_分析與控制［J］．工業(yè)控制計算機，2009（5）：13-14，16．

［6］BOGATINE．信號完整性分析［M］．李玉山，等譯．北京：電子工業(yè)出版社，2005：52-60．

［7］李莉，李衛(wèi)兵，王學(xué)剛，等．二平行傳輸線間的串?dāng)_分析［J］．電波科學(xué)學(xué)報，2001（2）：271-274，282．

［8］徐文波，保長先，王?。甀BIS模型的信號完整性研究與仿真應(yīng)用［J］．機電工程，2011（1）：123-126．

［9］夏佩群，占臘民．DDR2存儲系統(tǒng)動態(tài)匹配技術(shù)的研究［J］．艦船電子工程，2009（4）：119-122．

［10］孫宇貞．高速電路的信號完整性分析［J］．電子技術(shù)應(yīng)用，2005（3）：73-76．

［11］鄭常斌，張丹，黎淑蘭，等．PCB上兩平行微帶線的串?dāng)_分析［J］．安全與電磁兼容，2007（3）：73-76．

［12］陳俊秀．淺析印制電路板上走線間的串?dāng)_問題［J］．科技信息：科學(xué)·教研，2008（13）：411-412．

CMV2000 high-speed large-array signal processing and integrity simulation analysis

ANPingao1，2，YINDayi1
1．Shanghai Institute of Technical Physics，Chinese Academy of Sciences，Shanghai200083，China
2．University of Chinese Academy of Sciences，Beijing 100049，China

The image processing system described here is based on the high speed and large array detector CMV2000．In order to simultaneously collectand process two pieces of2 K×1 K array image in the rate of100 fps，the bandwidth must bewide enough for cache data．In this project，Xilinx Corporation Virtex5 series FPGA is used as themain controller，four pieces of 533 Mbit／s DDR2 SDRAMas the buffer to realize data acquisition，caching and processing．The signal integrity of parallel and high speed data lines of the DDR2 SDRAMthen becomes the weak link of the system design；therefore it is necessary to perform simulation before the actual investment in circuit board manufacturing．This project uses the SigXplore and Signoise simulation tools of Cadence Corporation to simu-late the reflection and crosstalk of data lines of DDR2 SDRAM．The results show that with on-die termination（ODT）and digital control impedance（DCI）technology，the overshoot and undershoot caused by reflection of the data lines are both within the scope of the requirements，and the crosstalk noise of data lines in the condition of 8 mil spacing，8mil linewidth and 2 000mil coupling distance iswithin the noise tolerance．The signal integrity simu-lation method of the high bandwidth，high speed，large array image system is studied，and the simulation results can satisfy the system requirements，which provide the idea and way to solve this kind of problems．

signal processing；high speed CMOSdetector；DDR2 SDRAM；signal integrity；reflection and crosstalk

TN702

A

1009-671X（2015）03-001-06

10．3969／j．issn．1009－671X．201411010

2014-11-17．

日期：2015-04-20．基金項目：國家自然科學(xué)基金資助項目（40776100）．作者簡介：安平凹（1990-），男，碩士研究生；尹達一（1976-），男，研究員，博士．

安平凹，E-mail：pingaoan＠whu．edu．cn．

http：／／www．cnki．net／kcms／detail／23．1191．U．20150420．1012．005．html