何駿偉 陳思哲 任 娜 柏 松 陶永洪 劉 奧 盛 況

(1.浙江大學(xué)電氣工程學(xué)院 杭州 310027 2.南京電子器件研究所 南京 210016)

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4 500 V碳化硅SBD和JFET功率模塊的制備與測(cè)試

何駿偉1陳思哲1任 娜1柏 松2陶永洪2劉 奧2盛 況1

(1.浙江大學(xué)電氣工程學(xué)院 杭州 310027 2.南京電子器件研究所 南京 210016)

基于自主研制的碳化硅肖特基勢(shì)壘二極管(SBD)和碳化硅結(jié)型場(chǎng)效應(yīng)晶體管(JFET)芯片，成功制備了4 500 V/150 A的碳化硅SBD功率模塊和4 500 V/50 A的碳化硅JFET功率模塊，并設(shè)計(jì)了JFET功率模塊的驅(qū)動(dòng)電路進(jìn)行相應(yīng)的靜態(tài)和動(dòng)態(tài)開(kāi)關(guān)測(cè)試。測(cè)試結(jié)果表明，制備模塊具備了相應(yīng)的電流導(dǎo)通和電壓阻斷能力，同時(shí)開(kāi)關(guān)特性良好，模塊的容量是目前國(guó)內(nèi)已報(bào)道的最高水平。

碳化硅 肖特基勢(shì)壘二極管 結(jié)型場(chǎng)效應(yīng)晶體管 功率模塊

0 引言

碳化硅(SiC)是一種寬禁帶半導(dǎo)體材料，具有高擊穿電場(chǎng)強(qiáng)度(10倍于硅材料)以及低本征載流子濃度(常溫下為硅材料的10-20)等特點(diǎn)[1]。一方面，高擊穿電場(chǎng)強(qiáng)度意味著碳化硅電力電子器件可擁有比硅基器件更優(yōu)越的耐壓特性和更小的導(dǎo)通阻抗。另一方面，低本征載流子濃度使得碳化硅器件具有最高可達(dá)600℃的理論結(jié)溫，為器件的高溫應(yīng)用提供了基礎(chǔ)。此外，碳化硅材料具有的高飽和遷移速度和低介電系數(shù)也為器件帶來(lái)了良好的高頻特性[2]。因此，碳化硅器件在高電壓、大容量、高溫、高頻率的應(yīng)用中具有廣泛前景[3-5]。

作為最早商業(yè)化的寬禁帶功率器件，碳化硅肖特基二極管(Schottky Barrier Diode，SBD)已在高頻電路中得到了廣泛應(yīng)用。肖特基二極管的單極性工作狀態(tài)可大大減少器件的反向恢復(fù)電流，被認(rèn)為是理想的二極管器件[6]。隨著材料和工藝的不斷進(jìn)步，碳化硅二極管的耐壓等級(jí)不斷提高。目前，實(shí)驗(yàn)室階段的碳化硅PiN型二極管阻斷電壓可達(dá)到19.5 kV，在電流密度為100 A/cm2時(shí)，其正向壓降僅為6.5 V[7]。國(guó)內(nèi)也已有4 500 V的碳化硅二極管的報(bào)道[8]。

對(duì)于碳化硅開(kāi)關(guān)管器件，目前的主流技術(shù)包括碳化硅金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(Metal Oxide Semiconductor Filed Effect Transistor，MOSFET)以及結(jié)型場(chǎng)效應(yīng)晶體管(Junction Field Effect Transistor，JFET)等。雖然碳化硅MOSFET得到了更廣泛的關(guān)注，但其門極可靠性問(wèn)題始終未得到很好的解決，特別是在高壓器件中，上述問(wèn)題更為嚴(yán)峻。因此，對(duì)于高壓碳化硅器件，碳化硅JFET器件結(jié)構(gòu)更為可靠，同時(shí)也易于制備。

然而，由于單極型器件阻斷電壓與導(dǎo)通電阻的制約關(guān)系以及晶圓材料的缺陷帶來(lái)的芯片面積上的限制，碳化硅SBD和JFET器件的單芯片電流導(dǎo)通能力隨電壓等級(jí)提升而急劇減小。為了實(shí)現(xiàn)高壓大容量應(yīng)用，需要將多芯片并聯(lián)組成碳化硅功率模塊進(jìn)行使用。目前，國(guó)際上對(duì)1 200 V等級(jí)的碳化硅JFET功率模塊已開(kāi)展了一定研究[9，10]，但對(duì)高壓碳化硅JFET功率模塊的報(bào)道較少。

本文采用自主研制的碳化硅SBD和JFET芯片進(jìn)行并聯(lián)，成功制備出4 500 V/150 A的碳化硅SBD功率模塊和4 500 V/50 A的碳化硅JFET功率模塊，并對(duì)其進(jìn)行了靜態(tài)和動(dòng)態(tài)測(cè)試。測(cè)試結(jié)果表明，制備的模塊具有穩(wěn)定的電流導(dǎo)通和電壓阻斷能力，動(dòng)態(tài)開(kāi)關(guān)特性良好。

1 芯片的設(shè)計(jì)與制備

功率模塊的基礎(chǔ)是相應(yīng)高壓功率器件芯片的制備。本文中，開(kāi)關(guān)器件為碳化硅JFET，二極管器件為碳化硅SBD。為了實(shí)現(xiàn)超過(guò)4 500 V的電壓阻斷能力，SBD和JFET器件均使用外延厚度50 μm以上的4H-SiC材料。

1.1 碳化硅SBD器件

在器件結(jié)構(gòu)上，碳化硅SBD采用了結(jié)型肖特基勢(shì)壘 (Junction Barrier Schottky，JBS) 二極管結(jié)構(gòu)進(jìn)行器件制備，其結(jié)構(gòu)如圖1所示。JBS二極管結(jié)構(gòu)結(jié)合了肖特基二極管低導(dǎo)通壓降的正向特性和類似PiN二極管的低漏電流的阻斷特性，因而得到了廣泛應(yīng)用。

圖1 碳化硅JBS二極管結(jié)構(gòu)示意圖Fig.1 Schematic cross section view of SiC JBS

碳化硅JBS二極管的關(guān)鍵工藝在于表面離子注入?yún)^(qū)寬度和間距的調(diào)控。在器件制備中，首先通過(guò)光刻和等離子體刻蝕等技術(shù)進(jìn)行注入掩膜的圖形化，然后進(jìn)行多次鋁離子注入，從而在器件表面形成P型重?fù)诫s區(qū)。此外，這些注入的離子需要進(jìn)行高溫退火工藝以實(shí)現(xiàn)激活。完成高溫退火后，對(duì)芯片進(jìn)行表面鈍化保護(hù)，并在芯片背面沉積金屬并退火以形成歐姆接觸，在芯片正面沉積金屬形成肖特基接觸，最后鍍上電極金屬。

1.2 碳化硅JFET器件

相比于碳化硅SBD器件，碳化硅JFET的制備步驟較為復(fù)雜。在器件制備中，本文采用了溝槽-注入型結(jié)型場(chǎng)效應(yīng)晶體管(Trenched-and-Implanted JFET，TI-JFET)結(jié)構(gòu)[11]，如圖2所示。由于器件的溝道是通過(guò)半導(dǎo)體刻蝕形成的，不需要二次外延生長(zhǎng)以及苛刻的光刻對(duì)準(zhǔn)條件，TI-JFET器件結(jié)構(gòu)具有高電流密度和易于制備的特點(diǎn)，得到了廣泛使用。同時(shí)，通過(guò)調(diào)整溝道寬度等關(guān)鍵尺寸，可對(duì)器件的導(dǎo)通特性和阻斷能力進(jìn)行調(diào)整，便于器件特性優(yōu)化。

圖2 碳化硅JFET結(jié)構(gòu)示意圖Fig.2 Schematic cross section view of SiC JFET

TI-JFET器件制備的核心是使用等離子體刻蝕技術(shù)形成一系列溝槽結(jié)構(gòu)，并通過(guò)離子注入的方式形成P型離子注入?yún)^(qū)，以形成器件溝道。完成離子注入和相應(yīng)的退火激活工藝后，使用熱氧化及化學(xué)氣相沉積技術(shù)在碳化硅表面生成二氧化硅(SiO2)等鈍化層結(jié)構(gòu)，對(duì)器件表面進(jìn)行保護(hù)。器件的電極由含有鎳(Ni)的金屬堆疊結(jié)構(gòu)構(gòu)成，并通過(guò)高溫退火工藝形成良好的接觸。之后，使用鈍化材料對(duì)溝槽間的空隙進(jìn)行填充，并在器件正面和背面沉積厚金屬，以便于大電流的導(dǎo)通，完成器件制備。

關(guān)于4 500 V碳化硅SBD和JFET芯片設(shè)計(jì)、工藝以及優(yōu)化等方面更詳細(xì)的內(nèi)容將另行撰文。

2 模塊的設(shè)計(jì)與制備

2.1 模塊DBC設(shè)計(jì)

碳化硅SBD和JFET模塊均采用108 mm×62 mm的標(biāo)準(zhǔn)基板設(shè)計(jì)直接覆銅陶瓷板(Direct Bonded Copper，DBC)?？紤]到模塊的電流電壓等級(jí)，DBC上下兩層的銅層厚度均為0.3 mm，中間氧化鋁陶瓷厚度為0.63 mm，功率回路銅層最小寬度為4 mm，銅層間隙以及四周銅層留邊均為2 mm，這樣保證在4 500 V絕緣強(qiáng)度的前提下最大程度地減小模塊熱阻，DBC剖面如圖3所示。SBD和JFET模塊的DBC布局分別如圖4和圖5所示，其中SBD模塊最多可并聯(lián)28個(gè)芯片，而JFET模塊最多并聯(lián)22個(gè)芯片，以獲得較高的電流等級(jí)。此外，對(duì)于JFET模塊，左右兩部分芯片的源極相互獨(dú)立，采用模塊外部并聯(lián)的方式連接，方便在DBC板上進(jìn)行逐級(jí)并聯(lián)測(cè)試。

圖3 DBC設(shè)計(jì)剖面示意圖Fig.3 Cross section view of DBC layout

圖4 碳化硅SBD模塊28個(gè)芯片并聯(lián)DBC設(shè)計(jì)圖Fig.4 DBC layout of SiC SBD Module with 28 chips in parallel

圖5 碳化硅JFET模塊22個(gè)芯片并聯(lián)DBC設(shè)計(jì)圖Fig.5 DBC layout of SiC JFET Module with 22 chips in parallel

2.2 模塊熱阻分析

對(duì)于功率模塊設(shè)計(jì)而言，寄生電感和結(jié)殼熱阻(Junction-to-case Thermal Resistance，RJ-C)的優(yōu)化至關(guān)重要。由于設(shè)計(jì)的碳化硅SBD模塊和JFET模塊電壓為4 500 V，而電流分別只有150 A和50 A，屬于高壓小電流的應(yīng)用范圍，功率回路的寄生電感對(duì)模塊在實(shí)際電力電子電路工作的影響較小，此外，由于并聯(lián)芯片數(shù)目較多，而DBC的有效面積裕量較小，從寄生電感方面來(lái)考慮對(duì)DBC芯片布局的優(yōu)化也十分有限，故以下著重進(jìn)行模塊結(jié)殼熱阻的分析。

首先針對(duì)設(shè)計(jì)的SBD模塊和JFET模塊進(jìn)行單芯片發(fā)熱條件下的熱學(xué)仿真，仿真平臺(tái)為有限元分析軟件ANSYS。仿真條件為室溫下對(duì)模塊進(jìn)行風(fēng)冷，根據(jù)單芯片正向特性的測(cè)試結(jié)果，仿真中SBD芯片和JFET芯片耗散功率分別設(shè)為19 W、12 W。仿真結(jié)果顯示，單芯片情況下SBD模塊和JFET模塊芯片的最高溫度分別為53.6℃、48.6℃，對(duì)應(yīng)芯片中心處的銅基板溫度分別為40.3℃、35.7℃，由此可計(jì)算得到SBD和JFET模塊的結(jié)殼熱阻RJ-C值分別約為0.70 K/W、1.1 K/W。

對(duì)于實(shí)驗(yàn)中制備的SBD模塊和JFET模塊，考慮到模塊部分芯片排布較為密集，相鄰芯片之間散熱回路有一定重疊，因此，對(duì)SBD進(jìn)行了4芯片ANSYS熱仿真，仿真過(guò)程中保持單個(gè)芯片耗散功率不變。仿真結(jié)果如圖6所示，此時(shí)模塊單芯片結(jié)殼平均熱阻約為0.79 K/W。

圖6 碳化硅SBD模塊ANSYS仿真熱分布Fig.6 Thermal distribution of SiC SBD module in ANSYS simulation

對(duì)于JFET模塊，由于JFET芯片源極的溝槽結(jié)構(gòu)以及正面金屬工藝的不完善性，芯片的鍵合成功率低于SBD模塊，于是根據(jù)其中一個(gè)模塊實(shí)際有效工作的14個(gè)芯片的分布進(jìn)行了熱仿真，仿真結(jié)果如圖7所示，模塊單芯片平均結(jié)殼熱阻約為0.67 K/W，表明設(shè)計(jì)的模塊具有良好的散熱條件，芯片結(jié)溫被有效控制，并未因多芯片的并聯(lián)而受到顯著影響。

圖7 碳化硅JFET模塊ANSYS仿真熱分布Fig.7 Thermal distribution of SiC JFET module in ANSYS simulation

2.3 模塊的制備

模塊的制作包含兩次焊接過(guò)程，其中芯片焊接的焊錫熔點(diǎn)為268℃，而基板支架的焊接選用的焊錫熔點(diǎn)為220℃，以確?；搴椭Ъ茉诘诙魏附舆^(guò)程中不會(huì)對(duì)芯片造成影響。芯片表面電極的引線采用超聲波鍵合的方式進(jìn)行，并使用5～12 mil的鋁線，既保證了電流強(qiáng)度的需要，又減小了鍵合過(guò)程對(duì)芯片的機(jī)械沖擊。最終制得SBD模塊焊接了28個(gè)芯片，剔除一個(gè)鍵合強(qiáng)度不理想的芯片之后，最終為27個(gè)芯片并聯(lián)，DBC照片以及封裝完成后的模塊分別如圖8、圖9所示?？紤]到JFET芯片鍵合成功率的問(wèn)題，最終將19個(gè)芯片分布在3個(gè)子模塊上，然后再進(jìn)行外部并聯(lián)制得最終的JFET模塊，其中中部的子模塊有14個(gè)有效芯片，其分布如圖7所示，左右兩個(gè)子模塊共有5個(gè)芯片。模塊的部分DBC芯片鍵合情況及灌膠后的樣品分別如圖10、圖11所示。

圖8 碳化硅SBD模塊內(nèi)部DBC芯片鍵合圖Fig.8 DBC substrate with SiC SBD chips bonded inside the power module

圖9 碳化硅SBD模塊實(shí)物圖Fig.9 The picture of fabricated SiC SBD module

圖10 碳化硅JFET模塊內(nèi)部DBC芯片鍵合圖Fig.10 DBC substrate with SiC JFET chips bonded inside the power module

圖11 碳化硅JFET模塊最終實(shí)物圖Fig.11 The picture of fabricated SiC JFET module

3 模塊的靜態(tài)測(cè)試

3.1 正向?qū)娏鳒y(cè)試

在對(duì)模塊完成灌膠之后，使用大功率晶體管圖示儀(Tektronix 371A)對(duì)制備的模塊在室溫下進(jìn)行正向?qū)ㄌ匦缘臏y(cè)試。測(cè)試回路為四線制的開(kāi)爾文連接，以充分減小回路電阻的影響，并采用周期80 ms、寬度300 μs的漏源脈沖電壓進(jìn)行測(cè)試，ANSYS仿真表明，在此測(cè)試條件下，模塊溫升小于2℃。測(cè)試儀器的柵源信號(hào)在電壓型驅(qū)動(dòng)時(shí)為階梯信號(hào)，而在電流型驅(qū)動(dòng)時(shí)為脈沖信號(hào)，考慮到JFET模塊柵源電流較大，測(cè)試中采取電流型驅(qū)動(dòng)的測(cè)試方法。圖12、圖13分別為碳化硅SBD模塊和JFET模塊的正向特性測(cè)試結(jié)果。由圖可看出，SBD模塊在導(dǎo)通電流為100 A和150 A時(shí)，正向壓降分別約為2.8 V、3.5 V，JFET模塊在導(dǎo)通電流為50 A時(shí)，正向壓降約為4.5 V。

圖12 碳化硅SBD模塊正向?qū)娏魈匦訤ig.12 Forward characteristics of fabricated SiC SBD module

圖13 碳化硅JFET模塊在VGS為5～8 V柵極偏置下的正向電流導(dǎo)通特性Fig.13 Forward characteristics of fabricated SiC JFET module at various gate biases (VGS=5～8 V)

3.2 阻斷電壓測(cè)試

圖14 碳化硅SBD模塊反向阻斷特性Fig.14 Reverse I-V characteristics of SiC SBD module

圖15 碳化硅JFET模塊阻斷特性 (VGS=-18 V)Fig.15 Blocking characteristics of SiC JFET module (VGS=-18 V)

阻斷測(cè)試過(guò)程中，高壓源輸出寬度為1 s的逐漸上升的階梯電壓信號(hào)，同時(shí)高精度數(shù)字萬(wàn)用表測(cè)得每個(gè)阻斷電壓下器件的漏電流并記錄，采用的高壓源和萬(wàn)用表的誤差分別在5 V和0.05 μA以內(nèi)，其中JFET模塊在測(cè)試過(guò)程中柵源偏壓VGS為-18 V。圖14、圖15 分別為SiC SBD模塊和SiC JFET模塊的阻斷特性。測(cè)試結(jié)果表明SBD模塊與JFET模塊均實(shí)現(xiàn)了4 500 V的阻斷能力，在偏置電壓為4 500 V時(shí)，制備模塊的漏電流分別為263 μA、72.8 μA。

需要說(shuō)明的是，本文中碳化硅SBD與JFET模塊均是使用實(shí)驗(yàn)室自主試制的芯片組成的，相比于商業(yè)化的1 200 V碳化硅器件，其阻斷漏電流明顯偏大。主要原因可能包括：碳化硅材料本身有一定缺陷且芯片面積較大；終端區(qū)場(chǎng)線環(huán)采用的30級(jí)設(shè)計(jì)對(duì)于4 500 V的器件來(lái)說(shuō)裕量不夠；芯片制備過(guò)程中采用的工藝不夠完善，如離子注入會(huì)對(duì)碳化硅材料造成晶格損傷，從而影響器件的漏電流，這就要求探索出合適的加熱方法和退火氛圍，以實(shí)現(xiàn)低缺陷的退火工藝來(lái)降低這種損傷。由此可見(jiàn)，該批芯片的工藝和性能尚需進(jìn)一步優(yōu)化和提升。

4 模塊的動(dòng)態(tài)測(cè)試

4.1 驅(qū)動(dòng)與測(cè)試電路

動(dòng)態(tài)測(cè)試的驅(qū)動(dòng)以及雙脈沖測(cè)試電路如圖16所示，開(kāi)關(guān)管為自制的碳化硅JFET模塊，續(xù)流二極管為自制的碳化硅SBD模塊。驅(qū)動(dòng)電路中采用了IXYS公司IXDD 409驅(qū)動(dòng)芯片，芯片較高的驅(qū)動(dòng)電流能力可滿足19個(gè)芯片并聯(lián)的JFET模塊的驅(qū)動(dòng)需求。根據(jù)靜態(tài)測(cè)試的結(jié)果，驅(qū)動(dòng)芯片在器件開(kāi)通和關(guān)斷時(shí)分別提供8 V和-18 V的柵極偏置。此外，驅(qū)動(dòng)電路中采用的R-C-D網(wǎng)絡(luò)可為JFET器件在提供足夠驅(qū)動(dòng)電流的同時(shí)提供保護(hù)，其中，電容C容值為100 nF，在開(kāi)通過(guò)程中可保證足夠的瞬態(tài)電流，電阻R為1 kΩ，保證了器件在關(guān)斷時(shí)柵源二極管不會(huì)有過(guò)大的雪崩電流[12]。

圖16 碳化硅JFET模塊驅(qū)動(dòng)及雙脈沖測(cè)試電路Fig.16 Double-pulse test circuit with drive circuit for SiC JFET module

模塊測(cè)試采用典型的感性負(fù)載雙脈沖測(cè)試電路，驅(qū)動(dòng)提供兩個(gè)開(kāi)通脈沖信號(hào)，第一個(gè)脈沖的作用是使流過(guò)器件的電流達(dá)到需要測(cè)試的值，在第一個(gè)脈沖的下降沿階段得到JFET模塊在母線電壓及測(cè)試電流下的關(guān)斷波形，器件關(guān)斷后電感電流通過(guò)碳化硅二極管模塊續(xù)流，在第二個(gè)脈沖的上升沿階段器件開(kāi)通，得到JFET模塊的開(kāi)通波形，同時(shí)二極管模塊恢復(fù)阻斷狀態(tài)，且此時(shí)測(cè)得的開(kāi)關(guān)管電流波形可較大程度上體現(xiàn)二極管反向恢復(fù)特性。

4.2 動(dòng)態(tài)測(cè)試結(jié)果

在室溫下采用上述驅(qū)動(dòng)和測(cè)試電路，并在不同電壓電流等級(jí)下對(duì)模塊進(jìn)行動(dòng)態(tài)測(cè)試，其中在2 000 V/30 A的條件下，模塊的開(kāi)通波形如圖17所示。

需要特別指出的是，作為試驗(yàn)性樣品，考慮到由3個(gè)子模塊外部并聯(lián)組成的JFET模塊的寄生電感特別是柵極的寄生電感較大，器件在快速開(kāi)關(guān)時(shí)可能存在較大的誤開(kāi)通風(fēng)險(xiǎn)，故驅(qū)動(dòng)電路采用較大的驅(qū)動(dòng)電阻，減緩了器件的開(kāi)關(guān)速度。盡管如此，由圖17可看出模塊的開(kāi)通時(shí)間約為200 ns，相比于相同電壓電流等級(jí)的硅基器件具有明顯優(yōu)勢(shì)。當(dāng)然，若想得到較好的關(guān)斷特性，還需對(duì)門極驅(qū)動(dòng)電路作進(jìn)一步優(yōu)化。另外，由圖17的電流波形可看到模塊開(kāi)通時(shí)具有明顯的電流過(guò)沖，這是由于開(kāi)關(guān)管和二極管的電流等級(jí)不匹配造成的，且該過(guò)沖值不會(huì)隨測(cè)試電流增加而明顯變大。若開(kāi)關(guān)管的電流容量能進(jìn)一步提升，電流過(guò)沖問(wèn)題將會(huì)得到緩解。

5 結(jié)論

本文介紹了基于自主研制芯片的高壓大容量碳化硅SBD和JFET模塊的設(shè)計(jì)、制備及測(cè)試工作。制備的模塊阻斷電壓能力均達(dá)到4 500 V，其中，碳化硅SBD模塊在正向壓降3.5 V時(shí)，導(dǎo)通電流達(dá)到150 A，而碳化硅JFET模塊在漏源電壓4.5 V時(shí)，導(dǎo)通電流達(dá)到50 A，模塊的電壓電流等級(jí)均為國(guó)內(nèi)領(lǐng)先水平。本文的工作為進(jìn)一步研制高壓大電流的碳化硅功率模塊提供了一定的實(shí)踐基礎(chǔ)。

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Fabrication and Testing of 4 500 V SiC SBD and JFET Power Modules

HeJunwei1ChenSizhe1RenNa1BaiSong2TaoYonghong2LiuAo2ShengKuang1

(1.College of Electrical Engineering Zhejiang University Hangzhou 310027 China 2.Nanjing Electronic Devices Institute Nanjing 210016 China)

Based on self-developed SiC devices，this paper presents the fabrication and characterization of a 4 500 V/150 A SiC Schottky barrier diode (SBD) power module and a 4 500 V/50 A junction field effect transistor (JFET) power module.Additionally，with an appropriate gate drive circuit，the static and dynamic performances of both modules are also evaluated.The testing results indicate good current-conducting，voltage-blocking，and switching capabilities of the fabricated modules.This work demonstrates the highest power level of SiC power modules with self-fabricated chips in China.

SiC，Schottky barrier diode，junction field effect transistor，power module

2014-12-22 改稿日期2015-06-20

TN30

何駿偉 男，1990年生，碩士研究生，研究方向?yàn)殡娏﹄娮悠骷姆庋b與測(cè)試。(通信作者)

陳思哲 男，1988年生，博士研究生，研究方向?yàn)樘蓟桦娏﹄娮悠骷?/p>

中央高?；究蒲袠I(yè)務(wù)費(fèi)專項(xiàng)資金(2014FZA4014)和浙江省教育廳科研項(xiàng)目(Y201329864)資助。