朱 平,董榮果,黃光華
(1.船舶重工集團(tuán)公司723所,揚(yáng)州 225001;2.解放軍91181部隊(duì),青島 266405)
在目前艦載雷達(dá)系統(tǒng)中,由信號(hào)處理分機(jī)形成的多路數(shù)字視頻信號(hào)通過(guò)數(shù)字/模擬(D/A)轉(zhuǎn)換后形成模擬信號(hào),再通過(guò)低損耗電纜傳輸至本雷達(dá)顯控分機(jī),由顯控分機(jī)進(jìn)行數(shù)字A/D采樣處理。而隨著傳輸距離及視頻信號(hào)通道數(shù)的增加,會(huì)導(dǎo)致模擬視頻信號(hào)衰減、相互間干擾等問題。針對(duì)此問題,本設(shè)計(jì)引入低電壓差分信號(hào)傳輸技術(shù)即低壓差分信號(hào)(LVDS)技術(shù),構(gòu)建信號(hào)傳輸系統(tǒng)。
LVDS技術(shù)使用非常低的幅度信號(hào)(100~450mV)通過(guò)1對(duì)平行的印制板走線或平衡電纜傳輸數(shù)據(jù)[1]。在2條平行的差分信號(hào)線上流經(jīng)的電流及電壓振幅相反,噪聲信號(hào)同時(shí)耦合到2條線上,而接收端只關(guān)心2個(gè)信號(hào)的差值,于是噪聲被抵消。由于LVDS信號(hào)本身只能在短距離情況下實(shí)現(xiàn)高速傳輸,因此本設(shè)計(jì)中通過(guò)在發(fā)送端增加信號(hào)驅(qū)動(dòng)、接收端自適應(yīng)均衡提供信號(hào)補(bǔ)償來(lái)實(shí)現(xiàn)信號(hào)的長(zhǎng)距離、高速率傳輸[2]。
本文根據(jù)項(xiàng)目總體設(shè)計(jì)要求,需將4路視頻信號(hào)編碼后通過(guò)串行LVDS接口傳送到雷達(dá)操控臺(tái),編碼后傳輸速率達(dá)到400Mb/s,傳輸距離40m以上。據(jù)此,設(shè)計(jì)了本系統(tǒng)的總體框圖,其由發(fā)送模塊、接收模塊及傳輸介質(zhì)組成,如圖1所示。
如圖1所示,在發(fā)送模塊中,將多路雷達(dá)視頻信號(hào)通過(guò)并行總線傳送到現(xiàn)場(chǎng)可編程門陣列(FP-GA),經(jīng)過(guò)同步編碼、8B/10B編碼后,輸入到串行器完成并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)化,形成高速數(shù)字串行流,再經(jīng)過(guò)高速驅(qū)動(dòng)器對(duì)信號(hào)驅(qū)動(dòng),以實(shí)現(xiàn)長(zhǎng)距離傳輸;在接收端,首先通過(guò)自適應(yīng)均衡器對(duì)信號(hào)強(qiáng)度進(jìn)行恢復(fù)處理,再使用解串器恢復(fù)為并行信號(hào),輸入到FPGA中進(jìn)行解碼處理,將恢復(fù)后的數(shù)字視頻信號(hào)輸入到雷達(dá)操控臺(tái)。
圖1 雷達(dá)視頻信號(hào)傳輸系統(tǒng)總體框圖
本系統(tǒng)的硬件包括發(fā)送端和接收端2個(gè)部分,各自包括FPGA處理器、LVDS接口電路以及相應(yīng)的外圍電路等。其中FPGA處理器選擇ALTERA公司Cyclone II系列的EP2C35;LVDS接口電路包括串行器/解串器、高速驅(qū)動(dòng)器、自適應(yīng)均衡器等,主要實(shí)現(xiàn)LVDS信號(hào)的轉(zhuǎn)換和傳輸,是本系統(tǒng)設(shè)計(jì)的關(guān)鍵部分。
本系統(tǒng)發(fā)送單元主要由串行芯片DS92LV1021和驅(qū)動(dòng)芯片CLC006組成。DS92LV1021是美國(guó)國(guó)家半導(dǎo)體公司推出的一款10位并/串轉(zhuǎn)換芯片,將10位并行TTL/CMOS信號(hào)轉(zhuǎn)換為內(nèi)嵌時(shí)鐘的高速串行LVDS數(shù)字流。其主要特性為:時(shí)鐘頻率16~40MHz,內(nèi)嵌數(shù)字鎖相環(huán),提供同步檢測(cè)功能,低功耗等。由于串行器輸出的LVDS信號(hào)差分壓差約為100mV,一般情況下僅能傳輸幾米,所以需要通過(guò)芯片CLC006對(duì)信號(hào)驅(qū)動(dòng),其輸出壓差可從0.7Vp-p調(diào)整到2Vp-p,以使信號(hào)傳輸更遠(yuǎn)的距離。其主要特性為:能在最高400Mbps的速率下驅(qū)動(dòng)50Ω?jìng)鬏斁€,具有可控的輸出信號(hào)上升沿和下降沿時(shí)間,能使傳輸引入的抖動(dòng)最?。?]。發(fā)送單元接口原理圖如圖2所示。
圖2 發(fā)送單元LVDS接口原理框圖
本系統(tǒng)接收單元主要由解串芯片DS92LV1212和自適應(yīng)均衡芯片CLC014組成。解串芯片DS92LV1212與DS92LV1021為一組芯片,其接收高速差分?jǐn)?shù)據(jù)流并將它們轉(zhuǎn)換為并行數(shù)據(jù),同時(shí)重建并行時(shí)鐘。這組器件在進(jìn)行數(shù)據(jù)串/并轉(zhuǎn)換時(shí)采用的是內(nèi)嵌時(shí)鐘,這樣可有效地解決由于時(shí)鐘與數(shù)據(jù)的不嚴(yán)格同步而制約高速傳輸?shù)钠款i問題。自適應(yīng)均衡芯片CLC014用于對(duì)遠(yuǎn)程傳輸后的接收數(shù)據(jù)進(jìn)行均衡,它能自適應(yīng)地對(duì)不同長(zhǎng)度的雙絞線進(jìn)行均衡,適用的速率范圍為50~650Mbps,且具有極低的抖動(dòng)性能,為數(shù)字?jǐn)?shù)據(jù)鏈路提供了很寬的噪聲容限。接收單元接口電路原理框圖如圖5所示。
圖3 接收單元LVDS接口原理框圖
在本系統(tǒng)中,軟件部分主要指在FPGA芯片中的程序設(shè)計(jì),包括對(duì)4路雷達(dá)視頻信號(hào)的編碼、解碼時(shí)序設(shè)計(jì),8B/10B編解碼算法設(shè)計(jì),并串/串并轉(zhuǎn)換芯片的驅(qū)動(dòng)以及相關(guān)傳輸協(xié)議的設(shè)計(jì)等。本文重點(diǎn)介紹8B/10B編解碼的設(shè)計(jì)以及傳輸協(xié)議的制定,這是本系統(tǒng)能否正常工作的關(guān)鍵。
在本系統(tǒng)中,由于所選擇的串行/解串芯片DS92LV1021、DS92LV1212不具備直流平衡功能,因此在應(yīng)用中要運(yùn)用軟件進(jìn)行編解碼,以保證數(shù)據(jù)傳輸?shù)姆€(wěn)定性。本設(shè)計(jì)采用8B/10B編碼方式,可使得發(fā)送的“0”、“1”數(shù)量保持基本一致,連續(xù)的“1”和“0”不超過(guò)5位,從而保持信號(hào)直流平衡。在發(fā)送端將8bit數(shù)據(jù)信號(hào)經(jīng)過(guò)編碼后形成保證直流平衡的10bit信號(hào)進(jìn)行傳輸,在接收端,再按照編碼規(guī)則進(jìn)行解碼以恢復(fù)出原信號(hào)[4]。
8B/10B編碼時(shí)將擬發(fā)送的8bit字節(jié)ABCDEFGH分割成EDCBA和HGF兩部分,其中E和H為這兩部分的最高位,而編碼后生成對(duì)應(yīng)的jedcba和ihgf兩部分字符,其中i和j為這兩部分的最高位。即將8B/10B編碼分為5B/6B編碼和3B/4B編碼兩部分,編碼的映射規(guī)則如圖4所示。
圖4 編碼映射規(guī)則
在8B/10B編碼中,通過(guò)設(shè)計(jì)游程值RD來(lái)保持編碼的直流平衡。將10位編碼輸出分為正游程值RD+和負(fù)游程值RD-,其中RD+表示編碼輸出中1的個(gè)數(shù)大于0的個(gè)數(shù),RD-表示編碼輸出中1的個(gè)數(shù)小于等于0的個(gè)數(shù)。0、1個(gè)數(shù)相等的編碼輸出稱為完美平衡碼。編碼器通過(guò)游程值控制位選擇當(dāng)前的編碼輸出,游程值控制位受前一周期的輸出碼及前一周期游程值控制位的影響。
如圖5所示,編碼器復(fù)位后,游程值初始化為RD-,編碼器編碼時(shí)選擇負(fù)的編碼輸出結(jié)果,同時(shí)判斷是否為完美平衡碼,若是則游程值控制位保持不變,輸出到下一字節(jié)的編碼中,否則游程值控制位取反。同理,當(dāng)游程值控制位為RD+時(shí),選擇正的編碼輸出,再根據(jù)輸出是否為完美平衡碼決定下字節(jié)游程控制碼的取值。這樣通過(guò)交替使用RD+和RD-的編碼輸出來(lái)保持輸出的直流平衡。
圖5 RD有限狀態(tài)圖
根據(jù)信號(hào)傳輸內(nèi)容及8B/10B編碼協(xié)議,制定本系統(tǒng)信號(hào)傳輸協(xié)議,傳輸內(nèi)容主要包括4路數(shù)字視頻以及雷達(dá)信號(hào)處理機(jī)與顯控臺(tái)之間的部分控制信號(hào)等,協(xié)議具備一定的可擴(kuò)展性。
根據(jù)信號(hào)編碼原理,以8B/10B編碼表的控制字符作為監(jiān)督碼元,由于監(jiān)督碼元具有唯一性,可以作為傳輸數(shù)據(jù)的幀頭和幀尾,以此來(lái)判斷接收到的數(shù)據(jù),制定的傳輸協(xié)議如圖6所示。
圖6 數(shù)據(jù)傳輸結(jié)構(gòu)
如圖6所示,將4路視頻信號(hào)以及控制信號(hào)分成不同字段,每個(gè)字段包括幀頭、傳輸數(shù)據(jù)、幀尾,幀頭、幀尾均采用8B/10B編碼表的控制字符,控制字符具有唯一性。以4路視頻傳輸為例,可選擇幀頭、幀尾如下:第1路視頻信號(hào)幀頭選擇控制字符為K28.0(0010111100)、幀尾為 K28.1(1001111100);第2路視頻信號(hào)幀頭選擇控制字符為K28.2(1010111100)、幀尾為 K28.3(1100111100);第3路視頻信號(hào)幀頭選擇控制字符為K28.4(0100111100)、幀尾為 K28.5(0101111100);第4路視頻信號(hào)幀頭選擇控制字符為K28.6(0110111100)、幀尾為 K28.7(0001111100)。
本文對(duì)傳輸系統(tǒng)進(jìn)行了測(cè)試,在軟件中編寫發(fā)送數(shù)據(jù)序列,利用嵌入式邏輯分析儀SignalTapII來(lái)觀察接收端是否接收到數(shù)據(jù),且是否正確。在FPGA中通過(guò)編寫計(jì)數(shù)器產(chǎn)生發(fā)送序列,作為發(fā)送數(shù)據(jù)源,編碼、驅(qū)動(dòng)后通過(guò)100m6類網(wǎng)線發(fā)送;接收后,經(jīng)過(guò)自適應(yīng)均衡器,解碼后輸入到FPGA中,同時(shí)在FPGA中產(chǎn)生同樣結(jié)構(gòu)的數(shù)據(jù)序列作為比較信號(hào),通過(guò)判斷后實(shí)現(xiàn)數(shù)據(jù)同步并開始比較,如有不同則使誤碼計(jì)數(shù)器加1[5]。其信號(hào)傳輸測(cè)試框圖如圖7所示。
在并行速率40MHz(即串行速率400MHz)時(shí),利用嵌入式邏輯分析儀SignalTapII觀察發(fā)送端和接收端的數(shù)據(jù),可見發(fā)送數(shù)據(jù)經(jīng)過(guò)一定延時(shí)后都能正確接收,驗(yàn)證了該方案設(shè)計(jì)的可行性。 其數(shù)據(jù)發(fā)送、接收時(shí)序圖如圖8所示。
圖7 信號(hào)傳輸測(cè)試框圖
圖8 數(shù)據(jù)發(fā)送、接收波形圖
經(jīng)過(guò)連續(xù)1h的測(cè)試,沒有誤碼出現(xiàn),表明該系統(tǒng)工作正常。同時(shí),利用軟件對(duì)延時(shí)時(shí)間進(jìn)行了測(cè)試,測(cè)試結(jié)果如圖9所示。
圖9 軟件延時(shí)圖
如圖9所示,當(dāng)采用100m電纜傳輸時(shí),通過(guò)內(nèi)嵌邏輯分析儀對(duì)傳輸數(shù)據(jù)進(jìn)行抓取,可測(cè)得延時(shí)時(shí)間為800ns左右。經(jīng)理論計(jì)算,傳輸電纜的延遲時(shí)間、芯片的轉(zhuǎn)換時(shí)間、編解碼時(shí)間之和在800ns左右,所以驗(yàn)證了本傳輸系統(tǒng)的正確性。
本文介紹了LVDS技術(shù)在雷達(dá)視頻信號(hào)傳輸中的應(yīng)用,通過(guò)軟硬件設(shè)計(jì)、數(shù)據(jù)傳輸測(cè)試等驗(yàn)證了高速LVDS信號(hào)長(zhǎng)距離傳輸在雷達(dá)設(shè)備中應(yīng)用的可行性。該系統(tǒng)具有走線簡(jiǎn)單、抗干擾能力強(qiáng)等特點(diǎn),通過(guò)數(shù)字信號(hào)傳輸解決了模擬信號(hào)長(zhǎng)距離傳輸?shù)男盘?hào)衰減等問題,具有很好的應(yīng)用價(jià)值。
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