朱 平，董榮果，黃光華

（1.船舶重工集團(tuán)公司723所，揚州 225001；2.解放軍91181部隊，青島 266405）

0 引 言

在目前艦載雷達(dá)系統(tǒng)中，由信號處理分機(jī)形成的多路數(shù)字視頻信號通過數(shù)字／模擬（D／A）轉(zhuǎn)換后形成模擬信號，再通過低損耗電纜傳輸至本雷達(dá)顯控分機(jī)，由顯控分機(jī)進(jìn)行數(shù)字A／D采樣處理。而隨著傳輸距離及視頻信號通道數(shù)的增加，會導(dǎo)致模擬視頻信號衰減、相互間干擾等問題。針對此問題，本設(shè)計引入低電壓差分信號傳輸技術(shù)即低壓差分信號（LVDS）技術(shù)，構(gòu)建信號傳輸系統(tǒng)。

LVDS技術(shù)使用非常低的幅度信號（100～450mV）通過1對平行的印制板走線或平衡電纜傳輸數(shù)據(jù)［1］。在2條平行的差分信號線上流經(jīng)的電流及電壓振幅相反，噪聲信號同時耦合到2條線上，而接收端只關(guān)心2個信號的差值，于是噪聲被抵消。由于LVDS信號本身只能在短距離情況下實現(xiàn)高速傳輸，因此本設(shè)計中通過在發(fā)送端增加信號驅(qū)動、接收端自適應(yīng)均衡提供信號補(bǔ)償來實現(xiàn)信號的長距離、高速率傳輸［2］。

1 傳輸系統(tǒng)總體設(shè)計

本文根據(jù)項目總體設(shè)計要求，需將4路視頻信號編碼后通過串行LVDS接口傳送到雷達(dá)操控臺，編碼后傳輸速率達(dá)到400Mb／s，傳輸距離40m以上。據(jù)此，設(shè)計了本系統(tǒng)的總體框圖，其由發(fā)送模塊、接收模塊及傳輸介質(zhì)組成，如圖1所示。

如圖1所示，在發(fā)送模塊中，將多路雷達(dá)視頻信號通過并行總線傳送到現(xiàn)場可編程門陣列（FP-GA），經(jīng)過同步編碼、8B／10B編碼后，輸入到串行器完成并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)化，形成高速數(shù)字串行流，再經(jīng)過高速驅(qū)動器對信號驅(qū)動，以實現(xiàn)長距離傳輸；在接收端，首先通過自適應(yīng)均衡器對信號強(qiáng)度進(jìn)行恢復(fù)處理，再使用解串器恢復(fù)為并行信號，輸入到FPGA中進(jìn)行解碼處理，將恢復(fù)后的數(shù)字視頻信號輸入到雷達(dá)操控臺。

圖1 雷達(dá)視頻信號傳輸系統(tǒng)總體框圖

2 傳輸系統(tǒng)硬件設(shè)計

本系統(tǒng)的硬件包括發(fā)送端和接收端2個部分，各自包括FPGA處理器、LVDS接口電路以及相應(yīng)的外圍電路等。其中FPGA處理器選擇ALTERA公司Cyclone II系列的EP2C35；LVDS接口電路包括串行器／解串器、高速驅(qū)動器、自適應(yīng)均衡器等，主要實現(xiàn)LVDS信號的轉(zhuǎn)換和傳輸，是本系統(tǒng)設(shè)計的關(guān)鍵部分。

2.1 發(fā)送單元LVDS接口電路設(shè)計

本系統(tǒng)發(fā)送單元主要由串行芯片DS92LV1021和驅(qū)動芯片CLC006組成。DS92LV1021是美國國家半導(dǎo)體公司推出的一款10位并／串轉(zhuǎn)換芯片，將10位并行TTL／CMOS信號轉(zhuǎn)換為內(nèi)嵌時鐘的高速串行LVDS數(shù)字流。其主要特性為：時鐘頻率16～40MHz，內(nèi)嵌數(shù)字鎖相環(huán)，提供同步檢測功能，低功耗等。由于串行器輸出的LVDS信號差分壓差約為100mV，一般情況下僅能傳輸幾米，所以需要通過芯片CLC006對信號驅(qū)動，其輸出壓差可從0.7Vp-p調(diào)整到2Vp-p，以使信號傳輸更遠(yuǎn)的距離。其主要特性為：能在最高400Mbps的速率下驅(qū)動50Ω傳輸線，具有可控的輸出信號上升沿和下降沿時間，能使傳輸引入的抖動最小［3］。發(fā)送單元接口原理圖如圖2所示。

圖2 發(fā)送單元LVDS接口原理框圖

2.2 接收單元LVDS接口電路設(shè)計

本系統(tǒng)接收單元主要由解串芯片DS92LV1212和自適應(yīng)均衡芯片CLC014組成。解串芯片DS92LV1212與DS92LV1021為一組芯片，其接收高速差分?jǐn)?shù)據(jù)流并將它們轉(zhuǎn)換為并行數(shù)據(jù)，同時重建并行時鐘。這組器件在進(jìn)行數(shù)據(jù)串／并轉(zhuǎn)換時采用的是內(nèi)嵌時鐘，這樣可有效地解決由于時鐘與數(shù)據(jù)的不嚴(yán)格同步而制約高速傳輸?shù)钠款i問題。自適應(yīng)均衡芯片CLC014用于對遠(yuǎn)程傳輸后的接收數(shù)據(jù)進(jìn)行均衡，它能自適應(yīng)地對不同長度的雙絞線進(jìn)行均衡，適用的速率范圍為50～650Mbps，且具有極低的抖動性能，為數(shù)字?jǐn)?shù)據(jù)鏈路提供了很寬的噪聲容限。接收單元接口電路原理框圖如圖5所示。

圖3 接收單元LVDS接口原理框圖

3 傳輸系統(tǒng)軟件設(shè)計

在本系統(tǒng)中，軟件部分主要指在FPGA芯片中的程序設(shè)計，包括對4路雷達(dá)視頻信號的編碼、解碼時序設(shè)計，8B／10B編解碼算法設(shè)計，并串／串并轉(zhuǎn)換芯片的驅(qū)動以及相關(guān)傳輸協(xié)議的設(shè)計等。本文重點介紹8B／10B編解碼的設(shè)計以及傳輸協(xié)議的制定，這是本系統(tǒng)能否正常工作的關(guān)鍵。

3.1 8B／10B編解碼設(shè)計

在本系統(tǒng)中，由于所選擇的串行／解串芯片DS92LV1021、DS92LV1212不具備直流平衡功能，因此在應(yīng)用中要運用軟件進(jìn)行編解碼，以保證數(shù)據(jù)傳輸?shù)姆€(wěn)定性。本設(shè)計采用8B／10B編碼方式，可使得發(fā)送的“0”、“1”數(shù)量保持基本一致，連續(xù)的“1”和“0”不超過5位，從而保持信號直流平衡。在發(fā)送端將8bit數(shù)據(jù)信號經(jīng)過編碼后形成保證直流平衡的10bit信號進(jìn)行傳輸，在接收端，再按照編碼規(guī)則進(jìn)行解碼以恢復(fù)出原信號［4］。

8B／10B編碼時將擬發(fā)送的8bit字節(jié)ABCDEFGH分割成EDCBA和HGF兩部分，其中E和H為這兩部分的最高位，而編碼后生成對應(yīng)的jedcba和ihgf兩部分字符，其中i和j為這兩部分的最高位。即將8B／10B編碼分為5B／6B編碼和3B／4B編碼兩部分，編碼的映射規(guī)則如圖4所示。

圖4 編碼映射規(guī)則

在8B／10B編碼中，通過設(shè)計游程值RD來保持編碼的直流平衡。將10位編碼輸出分為正游程值RD＋和負(fù)游程值RD-，其中RD＋表示編碼輸出中1的個數(shù)大于0的個數(shù)，RD-表示編碼輸出中1的個數(shù)小于等于0的個數(shù)。0、1個數(shù)相等的編碼輸出稱為完美平衡碼。編碼器通過游程值控制位選擇當(dāng)前的編碼輸出，游程值控制位受前一周期的輸出碼及前一周期游程值控制位的影響。

如圖5所示，編碼器復(fù)位后，游程值初始化為RD-，編碼器編碼時選擇負(fù)的編碼輸出結(jié)果，同時判斷是否為完美平衡碼，若是則游程值控制位保持不變，輸出到下一字節(jié)的編碼中，否則游程值控制位取反。同理，當(dāng)游程值控制位為RD＋時，選擇正的編碼輸出，再根據(jù)輸出是否為完美平衡碼決定下字節(jié)游程控制碼的取值。這樣通過交替使用RD＋和RD-的編碼輸出來保持輸出的直流平衡。

圖5 RD有限狀態(tài)圖

3.2 傳輸協(xié)議制定

根據(jù)信號傳輸內(nèi)容及8B／10B編碼協(xié)議，制定本系統(tǒng)信號傳輸協(xié)議，傳輸內(nèi)容主要包括4路數(shù)字視頻以及雷達(dá)信號處理機(jī)與顯控臺之間的部分控制信號等，協(xié)議具備一定的可擴(kuò)展性。

根據(jù)信號編碼原理，以8B／10B編碼表的控制字符作為監(jiān)督碼元，由于監(jiān)督碼元具有唯一性，可以作為傳輸數(shù)據(jù)的幀頭和幀尾，以此來判斷接收到的數(shù)據(jù)，制定的傳輸協(xié)議如圖6所示。

圖6 數(shù)據(jù)傳輸結(jié)構(gòu)

如圖6所示，將4路視頻信號以及控制信號分成不同字段，每個字段包括幀頭、傳輸數(shù)據(jù)、幀尾，幀頭、幀尾均采用8B／10B編碼表的控制字符，控制字符具有唯一性。以4路視頻傳輸為例，可選擇幀頭、幀尾如下：第1路視頻信號幀頭選擇控制字符為K28.0（0010111100）、幀尾為 K28.1（1001111100）；第2路視頻信號幀頭選擇控制字符為K28.2（1010111100）、幀尾為 K28.3（1100111100）；第3路視頻信號幀頭選擇控制字符為K28.4（0100111100）、幀尾為 K28.5（0101111100）；第4路視頻信號幀頭選擇控制字符為K28.6（0110111100）、幀尾為 K28.7（0001111100）。

4 系統(tǒng)測試

本文對傳輸系統(tǒng)進(jìn)行了測試，在軟件中編寫發(fā)送數(shù)據(jù)序列，利用嵌入式邏輯分析儀SignalTapII來觀察接收端是否接收到數(shù)據(jù)，且是否正確。在FPGA中通過編寫計數(shù)器產(chǎn)生發(fā)送序列，作為發(fā)送數(shù)據(jù)源，編碼、驅(qū)動后通過100m6類網(wǎng)線發(fā)送；接收后，經(jīng)過自適應(yīng)均衡器，解碼后輸入到FPGA中，同時在FPGA中產(chǎn)生同樣結(jié)構(gòu)的數(shù)據(jù)序列作為比較信號，通過判斷后實現(xiàn)數(shù)據(jù)同步并開始比較，如有不同則使誤碼計數(shù)器加1［5］。其信號傳輸測試框圖如圖7所示。

在并行速率40MHz（即串行速率400MHz）時，利用嵌入式邏輯分析儀SignalTapII觀察發(fā)送端和接收端的數(shù)據(jù)，可見發(fā)送數(shù)據(jù)經(jīng)過一定延時后都能正確接收，驗證了該方案設(shè)計的可行性。 其數(shù)據(jù)發(fā)送、接收時序圖如圖8所示。

圖7 信號傳輸測試框圖

圖8 數(shù)據(jù)發(fā)送、接收波形圖

經(jīng)過連續(xù)1h的測試，沒有誤碼出現(xiàn)，表明該系統(tǒng)工作正常。同時，利用軟件對延時時間進(jìn)行了測試，測試結(jié)果如圖9所示。

圖9 軟件延時圖

如圖9所示，當(dāng)采用100m電纜傳輸時，通過內(nèi)嵌邏輯分析儀對傳輸數(shù)據(jù)進(jìn)行抓取，可測得延時時間為800ns左右。經(jīng)理論計算，傳輸電纜的延遲時間、芯片的轉(zhuǎn)換時間、編解碼時間之和在800ns左右，所以驗證了本傳輸系統(tǒng)的正確性。

5 結(jié)束語

本文介紹了LVDS技術(shù)在雷達(dá)視頻信號傳輸中的應(yīng)用，通過軟硬件設(shè)計、數(shù)據(jù)傳輸測試等驗證了高速LVDS信號長距離傳輸在雷達(dá)設(shè)備中應(yīng)用的可行性。該系統(tǒng)具有走線簡單、抗干擾能力強(qiáng)等特點，通過數(shù)字信號傳輸解決了模擬信號長距離傳輸?shù)男盘査p等問題，具有很好的應(yīng)用價值。

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