陳芳紅，張志文

(西安工業(yè)大學(xué)電子信息工程學(xué)院信控技術(shù)研究所，陜西西安 710032)

1 系統(tǒng)測(cè)頻原理

改進(jìn)的多周期同步法[1]是由多周期同步法基礎(chǔ)發(fā)展而來，多周期同步法[2]的實(shí)際計(jì)數(shù)閘門是待測(cè)信號(hào)的整數(shù)倍，因此其相對(duì)誤差與待測(cè)信號(hào)頻率無關(guān)。改進(jìn)的多周期同步法使得計(jì)數(shù)閘門是待測(cè)信號(hào)和時(shí)間基準(zhǔn)信號(hào)的整數(shù)倍，對(duì)時(shí)間基準(zhǔn)信號(hào)不存在誤差。其原理如圖1所示。在預(yù)置閘門T打開后，實(shí)際閘門T1并不立即打開，而是等到待測(cè)信號(hào)和時(shí)間基準(zhǔn)信號(hào)的上升沿重合脈沖到來時(shí)，才打開實(shí)際閘門，開始分別對(duì)時(shí)間基準(zhǔn)信號(hào)BS，待測(cè)信號(hào)MS開始計(jì)數(shù)，時(shí)間基準(zhǔn)信號(hào)計(jì)數(shù)器記得值為BV，待測(cè)信號(hào)計(jì)數(shù)器記得值為MV，當(dāng)預(yù)制閘門關(guān)閉時(shí)，實(shí)際計(jì)數(shù)閘門并不立即停止計(jì)數(shù)，而是等到待測(cè)信號(hào)和時(shí)間基準(zhǔn)信號(hào)的重合脈沖到來時(shí)，才關(guān)閉實(shí)際計(jì)數(shù)閘門，停止計(jì)數(shù)。實(shí)際閘門是待測(cè)信號(hào)上升沿與時(shí)間基準(zhǔn)信號(hào)脈沖上升沿相對(duì)重合。脈沖重合檢測(cè)電路中存在脈沖上升沿重合的誤差，因此控制待測(cè)信號(hào)上升沿與時(shí)間基準(zhǔn)信號(hào)相對(duì)重合，使誤差減小。實(shí)際閘門開啟時(shí)待測(cè)信號(hào)與時(shí)間基準(zhǔn)信號(hào)上升沿重合的時(shí)間差為Δt，脈沖上升沿重合脈沖控制最大誤差為Δt，則|Δt1|≤Δt，|Δt2|≤Δt。T1=BV·fB，fB為時(shí)間基準(zhǔn)信號(hào)的頻率，不計(jì)時(shí)間基準(zhǔn)信號(hào)的誤差，實(shí)際閘門與時(shí)間基準(zhǔn)信號(hào)同步，實(shí)際閘門為T1，待測(cè)信號(hào)的頻率真實(shí)值為：

式中：δ為待測(cè)信號(hào)頻率的相對(duì)誤差為；fM為待測(cè)信號(hào)頻率值。

待測(cè)信號(hào)的相對(duì)誤差取決于脈沖重合檢測(cè)電路的精度和預(yù)置閘門時(shí)間。

圖1 全同步法原理圖

2 電路原理圖設(shè)計(jì)

如圖2所示具體電路工作為：先粗測(cè)rm模塊，為了保證測(cè)量的實(shí)時(shí)、高效率，要求采用測(cè)周法，就是在待測(cè)信號(hào)MS一個(gè)周期內(nèi)對(duì)時(shí)間基準(zhǔn)信號(hào)BS進(jìn)行計(jì)數(shù)，Nios II根據(jù)粗測(cè)值MV0選擇預(yù)置閘門時(shí)間STE；如果待測(cè)信號(hào)頻率在0．1～1 Hz，預(yù)置閘門設(shè)置時(shí)間為10 s，Nios II向 OPG1寫1，開啟預(yù)置閘門1，如果頻率在1 Hz～10 MHz，預(yù)置閘門時(shí)間設(shè)置為1 s，Nios II向OPG2寫1，開啟預(yù)置閘門2；PG模塊作為產(chǎn)生預(yù)置閘門，用Verilog語言實(shí)現(xiàn)[3]，分別在兩個(gè)預(yù)置閘門時(shí)間內(nèi)對(duì)時(shí)間基準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù)；bmq模塊為脈沖重合鑒別模塊，獲得脈沖重合的窄脈沖OP1；在預(yù)置閘門STE打開時(shí)，等到鑒別重合窄脈沖OP1到來時(shí)開啟實(shí)際閘門，Q端輸出實(shí)際閘門，對(duì)待測(cè)信號(hào)MS和時(shí)間基準(zhǔn)信號(hào)BS同時(shí)計(jì)數(shù)，將計(jì)得數(shù)分別存入兩個(gè)32位寄存器中，Nios II分別讀取兩計(jì)數(shù)器的值BV，MV。

圖2 電路原理圖設(shè)計(jì)

3 脈沖重合鑒別電路

脈沖重合鑒別電路如圖3所示，由于時(shí)間基準(zhǔn)信號(hào)的頻率是50 MHz，周期為20 ns，將待測(cè)信號(hào)的窄脈沖與時(shí)間基準(zhǔn)信號(hào)相與，得到脈沖重合的窄脈沖。最終產(chǎn)生窄脈沖op1；保證了待測(cè)信號(hào)，時(shí)間基準(zhǔn)信號(hào)和實(shí)際閘門的整數(shù)倍。

圖3 脈沖重合鑒別電路

4 精測(cè)時(shí)序仿真圖

精測(cè)計(jì)數(shù)仿真中，待測(cè)信號(hào)的周期為112 ns，在BS信號(hào)的周期為20 ns，預(yù)置閘門STE，計(jì)數(shù)器MSCT0，計(jì)數(shù)器BSCT0分別對(duì)待測(cè)信號(hào)MS和時(shí)間基準(zhǔn)信號(hào)BS的計(jì)數(shù)，兩計(jì)數(shù)器計(jì)數(shù)結(jié)果分別為MV，BV，預(yù)置閘門STE周期為1 μs，Q為實(shí)際閘門，系統(tǒng)精測(cè)時(shí)序仿真如圖4所示。

圖4 系統(tǒng)精測(cè)時(shí)序仿真結(jié)果

5 系統(tǒng)軟件設(shè)計(jì)

5．1 NiosII軟核定制

NiosII軟核用戶可以根據(jù)需要自定制，如圖5所示顯示了完整的系統(tǒng)配置和地址映射，在Quartus中啟動(dòng)SoPC Builder，添加CPU和外圍設(shè)備，外部設(shè)備有定時(shí)器、2個(gè)32位的輸入端口、1個(gè)1位的輸出端口clr，片外存儲(chǔ)器SDRAM，如圖5所示。

圖5 系統(tǒng)配置及其地址映射

5．2 NiosⅡ系統(tǒng)編程

NiosII集成開發(fā)環(huán)境(IDE)是NiosII系列嵌入式處理器的基本的軟件開發(fā)工具，NiosII IDE 是 SOPC Builder 軟件集成開發(fā)環(huán)境，具有編輯、編譯、鏈接、調(diào)試、下載等功能[4]。該設(shè)計(jì)是在 NiosII IDE 開發(fā)平臺(tái)上利用API函數(shù)編寫完成。主要完成讀數(shù)，向上位機(jī)發(fā)送數(shù)據(jù)，并對(duì)計(jì)數(shù)寄存器清零，系統(tǒng)軟件主流程圖如圖6所示。

圖6 系統(tǒng)軟件主流程圖

6 實(shí)驗(yàn)數(shù)據(jù)

表1 實(shí)驗(yàn)數(shù)據(jù)

7 結(jié)束語

通過設(shè)計(jì)基于NiosII全同步頻率測(cè)量系統(tǒng)，將測(cè)頻計(jì)數(shù)模塊和控制模塊集成在一塊FPGA上，減少了硬件電路的復(fù)雜化，使得系統(tǒng)方便靈活；同時(shí)提高頻率精度，解決了低頻段頻率測(cè)量精度低的問題。

參考文獻(xiàn)：

[1] 徐秀妮．基于VHDL語言的全同步數(shù)字頻率計(jì)的設(shè)計(jì)與研究：[學(xué)位論文]．西安：長安大學(xué)，2011．

[2] 吳愛平，付青青．基于 NiosⅡ的等精度頻率計(jì)設(shè)計(jì)．現(xiàn)代電子技術(shù)，2010(5) ：84-85．

[3] 常曉明，李媛媛．Verilog-HDL工程實(shí)踐入門．北京：北京航空航天大學(xué)出版社，2005．

[4] 李蘭英．NiosⅡ嵌入式軟核 SoPC 設(shè)計(jì)原理及應(yīng)用．北京：北京航空航天大學(xué)出版社，2006：280-327．