安 濤，石遠東，鄭繼剛

（船舶重工集團公司723所，揚州 225001）

0 引 言

1971年，J.Tierney 等 人 在 《A digiatal Frequency Synthesizer》中第1次提出了具有工程實現(xiàn)可能和實際應(yīng)用價值的直接數(shù)字式頻率合成器（DDS）的概念［1］。隨著數(shù)字集成電路和微電子技術(shù)的發(fā)展，DDS得到了迅速的發(fā)展，多種專用DDS芯片相繼面世，基于現(xiàn)場可編程門陣列（FPGA）的DDS也得到了長足發(fā)展。DDS具有頻率分辨率高、頻率轉(zhuǎn)換時間短、輸出相位連續(xù)、可編程等優(yōu)點［2］，廣泛應(yīng)用于干擾機、雷達波型發(fā)生器、射頻信號源、任意波型發(fā)生器等領(lǐng)域。

然而DDS也有明顯不足：一是工作頻率低，瞬時帶寬窄；二是雜散比較大。這就需要提高DDS的時鐘頻率，高的時鐘頻率不但可以提高工作頻率和瞬時帶寬，還可以改善輸出信號的雜散。而瞬時帶寬的提高使得可以選擇的頻段更加靈活，雜散控制也就更容易。本文介紹了基于FPGA并行處理技術(shù)的寬帶DDS設(shè)計，該方法提高了DDS的時鐘頻率，實現(xiàn)了高質(zhì)量信號波型的產(chǎn)生。

1 直接數(shù)字頻率合成器的原理

DDS根據(jù)正弦波函數(shù)的產(chǎn)生，從相位概念出發(fā)，用不同相位給出不同電壓幅度，然后通過濾波器濾波平滑出所需頻率。DDS由頻率加法器、相位累加器、相位加法器、相位／幅度轉(zhuǎn)化器、數(shù)／模（D／A）轉(zhuǎn)換器和濾波器組成。原理框圖如圖1所示。

頻率加法器對頻率控制字K0和頻率調(diào)諧字ΔK進行加法運算。當(dāng)ΔK＝0時，產(chǎn)生單點頻信號；當(dāng)△K≠0時，頻率加法器用來實現(xiàn)各種頻率調(diào)制功能。

頻率控制字K和基準(zhǔn)時鐘信號決定DDS的輸出頻率，如下式所示：

圖1 DDS原理框圖

式中：FOUT為輸出信號的頻率；L為相位累加器的位數(shù)；K為L位頻率控制字；FCLKIN為基準(zhǔn)時鐘頻率。

相位累加器由加法器和寄存器組成，它在時鐘的作用下不斷對頻率控制字K進行累加，當(dāng)相位累加器累加滿量時就會產(chǎn)生1次溢出，累加器的溢出頻率就是DDS輸出的信號頻率。

相位加法器用來實現(xiàn)各種相位調(diào)制功能。通過改變相位控制字P可以控制輸出信號的相位參數(shù)，當(dāng)相位控制字P≠0時，相位／幅度轉(zhuǎn)換器的輸入為相位累加器的輸出與相位控制字之和，從而使最后輸出的信號產(chǎn)生相移。

相位／幅度轉(zhuǎn)換器采用只讀存儲器（ROM）／隨機存儲器（RAM）結(jié)構(gòu)，相位加法器輸出數(shù)字化鋸齒波，取其高若干位作為ROM／RAM的地址輸入，通過查表及運算，ROM／RAM輸出所需要波形的量化數(shù)據(jù)，完成相位到正弦波幅度的轉(zhuǎn)換。ROM／RAM中存儲1個周期的正弦波數(shù)據(jù)X（i），X（i）與ROM表的地址位數(shù)N和D／A位數(shù)M關(guān)系為：

相位／幅度轉(zhuǎn)換器的輸出還需要通過D／A轉(zhuǎn)換器轉(zhuǎn)換成模擬波形。D／A輸出的頻率除了FOUT外，還包括FCLKIN，2FCLKIN，……，兩邊±FOUT處的非諧波分量，幅值包絡(luò)為辛格函數(shù)，因此D／A輸出的波形并非正弦波，而是階梯波。利用濾波器取出所需頻率，可利用頻率為FOUT、FCLKIN-FOUT和FCLKIN＋FOUT，即第1、第2和第3奈奎斯特頻帶，其它頻帶功率比較小，雜散也比較大，可利用性比較差。

2 基于FPGA并行處理技術(shù)的寬帶DDS設(shè)計

由于DDS工作頻率低，瞬時帶寬窄，雜散也比較大，在寬帶干擾機、寬帶雷達波型發(fā)生器應(yīng)用中，先采用DDS產(chǎn)生相對帶寬較窄的信號，然后采用倍頻和上變頻或者DDS＋鎖相環(huán)（PLL）的方法來實現(xiàn)頻帶擴展和頻率搬移，從而產(chǎn)生寬帶信號波型。而大規(guī)模FPGA和高速數(shù)／模轉(zhuǎn)換器（DAC）的出現(xiàn)，使寬帶信號波型的直接產(chǎn)生成為可能，省去了倍頻器、PLL和部分混頻器等模擬器件，節(jié)省了成本。

高速DAC的時鐘頻率達到4GHz甚至更高，而FPGA中的系統(tǒng)時鐘頻率不可能達到如此高，必須進行并行處理。在單路DDS運算中，設(shè)定DDS的頻率控制字為K，在時鐘的不斷作用下，相位累加器的輸出依次為0，K，2K，3K，…。在并行處理中，相位累加器的輸出也要產(chǎn)生此序列。

設(shè)定DAC的時鐘頻率為Fclk，F(xiàn)PGA內(nèi)部進行N路并行處理，則FPGA內(nèi)部的系統(tǒng)時鐘為Fsys＝Fclk／N，即1路DDS的工作頻率，簡稱為DDS＿CLK。設(shè)定第1路DDS的頻率控制字為N×K，在時鐘的不斷作用下，相位累加器的輸出依次為0，NK，2NK，3NK，…，第1路DDS相位累加器的電路圖如圖2所示。

圖2 第1路DDS相位累加器電路圖

以第1路相位累加器的輸出基礎(chǔ)，其它N-1路共用第1路相位累加器的輸出，分別加上K，2K，3K，…，（N-1）K。在時鐘的不斷作用下，第2路DDS相位累加器的輸出依次為K，NK＋K，2NK＋K，…，第N路DDS相位累加器的輸出依次為（N-1）K，NK＋（N-1）K，2NK＋（N-1）K，…。N路DDS相位累加器的輸出如表1所示，可見，N路并行DDS相位累加器的輸出形成了序列0，K，2K，3K，…。為保證每個時鐘周期之間N路相位累加器的輸出不相互錯位，N路DDS相位累加器的運算還必須進行流水線同步處理，流水線級數(shù)為log2N。

表1 N路DDS相位累加器的輸出

N路相位累加器的輸出分別加上相位控制字P，并進行相位／幅度轉(zhuǎn)換，形成時鐘頻率為Fclk／N的幅度數(shù)據(jù)流。D／A的時鐘頻率高達4GHz，輸入數(shù)據(jù)為4路12位，每路的數(shù)據(jù)速度為1GHz。由于每一路DDS的工作頻率Fclk／N遠小于1GHz，因此還必須進行數(shù)據(jù)轉(zhuǎn)換和升速處理。在FPGA中分解為N＝32路125MHz并行處理的DDS模塊。取每路數(shù)據(jù)的高12位，共384位數(shù)據(jù)，在FPGA中利用高速并串模塊把速度升為4路、12位、1GHz的數(shù)據(jù)。高速并串模塊如圖3所示。

圖3 高速并串模塊

3 硬件實現(xiàn)及性能測試

寬帶DDS模塊主要由高速信號處理器（DSP）、大規(guī)模FPGA和高速DAC等組成，如圖4所示。DSP用來接收外部控制信息，包括頻率信息、調(diào)頻信息、調(diào)相信息等參數(shù)。FPGA用來進行參數(shù)的解算并置入n路并行DDS模塊中，n路DDS模塊產(chǎn)生的數(shù)據(jù)流送高速并串模塊進行數(shù)據(jù)的重排和升速處理，高速數(shù)據(jù)流送DAC產(chǎn)生各種信號波型。高速DAC產(chǎn)生的八分頻時鐘送FPGA內(nèi)部的PLL，F(xiàn)PGA內(nèi)部的系統(tǒng)時鐘由PLL分頻產(chǎn)生。

圖4 寬帶DDS設(shè)計實現(xiàn)框圖

寬帶DDS模塊的硬件電路集成了高速DSP、高速DAC和大規(guī)模FPGA等數(shù)／?；旌想娐罚陔娐吩O(shè)計過程中，電磁兼容性必須充分考慮：

（1）板材選?。篋AC模塊時鐘速度要達到4GHz，數(shù)據(jù)速率也要達到1GHz，為了具有更好的信號完整性，數(shù)字射頻存儲器（DRFM）模塊沒有采用普通的FR4印制板基材，而是采用介電常數(shù)比較小的高速ROGERS板材，同時精心設(shè)計疊層來滿足布線層單端線50Ω、差分100Ω的阻抗要求；

（2）傳輸線的鏡像層設(shè)計：共模電流是電磁干擾的主要源泉，在高速電路中，電流沿著阻抗最小的路徑流動。為了減小共模電流，與傳輸線相鄰的地層作為傳輸線的鏡像層，為返回電流指定低阻抗的返回路徑。為了使形成的閉合回路面積最小，嚴(yán)禁傳輸線跨越鏡像層的溝槽地帶［3］；

（3）傳輸線的抗串?dāng)_設(shè)計：單端傳輸線使用3-W走線原則，即傳輸線間距至少是傳輸線寬度的3倍。差分對間的間距應(yīng)大于2根差分傳輸線間距的2倍；

（4）傳輸線的等長設(shè)計：DAC的數(shù)據(jù)線和時鐘線應(yīng)盡量等長，且走向相同，不但保證了數(shù)據(jù)線之間的延時相同，而且保證了數(shù)據(jù)線的容值也相同，有利于數(shù)據(jù)的鎖存和時序的調(diào)整；

（5）時鐘信號和模擬信號設(shè)計：時鐘信號輸入采用單端輸入差分輸出時鐘驅(qū)動電路，模擬信號利用變壓器進行單端信號和差分信號的轉(zhuǎn)換，同時進行阻抗變換；

（6）電源設(shè)計：模塊內(nèi)部電源通過磁珠與外部電源隔離，開關(guān)電源的電源、地和其它電源、地也要進行隔離，高速DAC的電源采用線性電源。高速器件的電源濾波電容必須就近放置，不但提供濾波作用，而且為高速器件提供穩(wěn)定的電源容量。

通過以上措施，寬帶DDS模塊具有很好的電磁兼容性。測試結(jié)果表明：在時鐘頻率為4GHz時，DDS在100～1 900MHz頻段輸出雜散抑制最小值為35dBc，典型值為40dBc；在100～1 300MHz頻段輸出雜散抑制最小值為4 0dBc，典型值為45dBc；縮小DDS輸出信號的瞬時帶寬，雜散抑制可以達到70dBc。如果知道雜散信號的頻率，可以利用相消干涉的原理進一步減小雜散信號的電平。圖5為中心頻率700MHz、帶寬1 000MHz的線性調(diào)頻信號頻譜圖，圖6為32點梳狀譜頻譜圖。

圖5 線性調(diào)頻信號頻譜圖

圖6 32點梳狀譜頻譜圖

4 結(jié)束語

本文討論了基于FPGA并行處理的寬帶DDS的設(shè)計及實現(xiàn)，不僅解決了DDS工作頻率低、瞬時帶寬窄、雜散比較大的缺點，而且具有頻率分辨率高、頻率轉(zhuǎn)換時間短、輸出相位連續(xù)、可編程等優(yōu)點。可以廣泛應(yīng)用于寬帶干擾機、寬帶雷達信號波型產(chǎn)生器等領(lǐng)域。

［1］ 戈穩(wěn).雷達接收機技術(shù)［M］.北京：電子工業(yè)出版社，2005.

［2］ 張明友，汪學(xué)剛.雷達系統(tǒng)［M］.北京：電子工業(yè)出版社，2006.

［3］ 安濤，鄭繼剛.高速PCB電磁兼容性設(shè)計［J］.艦船電子對抗，2007，30（2）：55-57.