江友平，蔣路華

（船舶重工集團公司723所，揚州 225001）

0 引 言

數(shù)字直接頻率合成器（DDS）由于頻率精度高、置頻時間快、相位噪聲低、相位連續(xù)等優(yōu)點，廣泛應用于雷達、對抗、通信以及信號仿真等領域［1］。為了獲得縱向分辨率，合成孔徑雷達（SAR）和逆合成孔徑雷達（ISAR）一般是通過發(fā)射大信號帶寬實現(xiàn)的。為了獲得更高的一維距離像，對信號帶寬提出了更高要求，特別是對于線性調(diào)頻信號，要求瞬時帶寬甚至超過2GHz。雷達電子戰(zhàn)模擬仿真不僅對頻率合成器頻率精度、置頻時間提出了很高的要求，同時也對瞬時帶寬提出了更高的要求。

采用DDS模式的寬帶快速頻率合成器，其瞬時帶寬一般決定于DDS的有效帶寬，而目前專用DDS的有效帶寬一般都只有幾百兆赫茲。盡管已出現(xiàn)了4GHz時鐘的專用DDS，甚至可采用8GHz時鐘甚至更高時鐘頻率的數(shù)模轉換器（DAC）來構建專用DDS，但由于產(chǎn)生的信號帶寬太寬，而后端射頻變壓器的帶寬不夠，造成信號幅度一致性比較差，即帶內(nèi)平坦度不好，一般是頻率越高，差損就越大。以4GHz時鐘的專用DDS為例，在1.8GHz帶內(nèi)有15dB的起伏；而且高時鐘的專用DDS在高溫或低溫階段性能很不穩(wěn)定，具體表現(xiàn)在對時鐘功率的要求比較苛刻，在高溫、低溫階段對時鐘功率要求差別可能達到15dB以上；對接地要求嚴格，若是在高低溫階段由于形變造成接地受影響，會直接關系到信號的雜散電平；而由于芯片一般采用砷化鎵工藝，功耗都比較大，必需有大面積的接地增強散熱，但大面積的接地又會造成形變更大，因此通常會出現(xiàn)未做高低溫實驗時，信號指標很高，做完高低溫實驗，諧波雜散就變差的情況。

由于器件的限制，正交上變頻很少應用于寬帶系統(tǒng)，但目前已經(jīng)出現(xiàn)了500MHz、1GHz、3GHz、7GHz帶寬的I、Q正交上變頻器，這樣由2個DDS產(chǎn)生頻率一致、相位正交的基帶I、Q信號，通過正交上變頻器，可獲得2倍于單個DDS帶寬的寬帶DDS。

1 正交上變頻原理

正交上變頻實際上是對基帶I、Q信號進行調(diào)制，廣泛地應用于通信領域［2］。對于2路正交的I（t）、Q（t）基帶信號：

式中：A（t）為基帶信號幅度；ω為基帶信號頻率；φ為基帶信號初始相位。

其正交本振信號ILo（t）、QLo（t）為：

式中：Ao（t）為本振信號幅度；ωo為本振信號頻率；φo為本振信號初始相位。

將信號I（t）、Q（t）分別和正交本振信號ILo（t）、QLo（t）相乘，然后相加：

即可獲得頻率為（ωo-ω）的信號，當保持I（t）初始相位不變，改變Q（t）初始相位，由90°變?yōu)?70°時，此時相乘然后相減：

可獲得頻率為（ωo＋ω）的信號，因此通過正交上變頻方式，可獲得頻率ω∈［（ωo-ωmax），（ωo＋ωmax）］的信號，ωmax為基帶最大頻率。當要求信號剛好為本振信號頻率ωo時，要求ω＝0，有I（t）＝A（t）·cosφ，Q（t）＝A（t）sinφ；當基帶信號的初始相位φ為0時，I（t）＝A（t），Q（t）＝0僅為一直流分量，對于基帶I（t）、Q（t）信號雖然用戶可以控制初始相位φ，但初始相位φ為一相對參考量，仍然可以出現(xiàn)為0的情況，因此若需要本振ωo附近的信號，I（t）、Q（t）信號應保留直流分量，以直流耦合方式輸入至I、Q調(diào)制端。正交上變頻原理框圖見圖1。

2 原理方案

圖1 正交上變頻原理框圖

本方案中使用現(xiàn)場可編程門陣列（FPGA）控制2路2.5GHz時鐘、14bit精度的數(shù)／模轉換器（DAC）AD9739，2路AD9739分別產(chǎn)生最大1GHz帶寬的正交基帶I、Q信號，經(jīng)過適當?shù)乃p匹配之后通過直流方式輸入給正交上變頻器，和本振信號混頻后，通過2GHz帶寬帶通濾波器，可得到瞬時帶寬為2GHz的寬帶信號。時鐘分配器ADCLK925將2.5GHz的時鐘分為2路同相時鐘分別送給2路DAC，作為2路DAC的采樣時鐘。原理方案框圖見圖2。

圖2 原理方案框圖

AD 9 7 3 9為ADI公司生產(chǎn)的1 4bit精度、2.5GHz采樣率的高速DAC，可以操作于多個Nyquist采樣域，片上2組14bit，1.25Gbps低壓差分信號（LVDS）數(shù)據(jù)接口，并且提供輸入輸出同步數(shù)據(jù)時鐘，同時具有多片同步功能，寄存器控制方式通過串行外接接口（SPI）實現(xiàn)。該DAC功耗低，全速操作時功耗僅為1W，雜散低，帶寬寬，在1GHz帶寬內(nèi)，-1 0dBm輸出時，諧波雜散可滿足-50dBc。

寬帶正交上變頻器根據(jù)帶寬和本振頻率來選擇，主要有ADI的ADL5375和Hittite的HMC 497、HMC697、HMC709、HMC710、HMC815、HMC819、HMC924、HMC925等。

3 DDS核的設計

DDS核設計實際上是正弦查找表的設計，一般FPGA的DDS IP核的頻率不會高于550MHz，而方案中需要驅(qū)動2.5GHz的DAC。很顯然，直接采用單個DDS核不能直接驅(qū)動DAC產(chǎn)生1GHz瞬時帶寬的基帶信號，需要由8個312.5MHz的DDS構建1個2.5GHz的DDS。

從相位概念出發(fā)，如果每個312.5MHz DDS頻率相同，相位依次相差2πfΔT／8（其中f為信號頻率，ΔT為312.5MHz DDS采樣間隔），將DDS核按相位由小到大排列，就可以構成8倍于312.5MHz DDS的2.5GHz DDS核，構成框圖見圖3。

單個DDS內(nèi)核直接采用Xilinx ISE下的DDS核，時鐘頻率f設置為312.5MHz，考慮到DAC的位數(shù)為14bit，因此，輸出動態(tài)范圍設置為84dBc，同時將相位增量即頻率（Phase Increment，公式中用PI表示）和相位偏置即起始相位（Phase Offset，公式中用PO表示）設置為可編程方式，其它參數(shù)缺省即可。

圖3 2.5GHz DDS核構成框圖

本方案構建2.5GHz DDS核產(chǎn)生器，其頻率、起始相位任意可設，但設定值并非正常習慣下的絕對頻率和相位。

對于普通用戶而言，一般只給定DDS絕對頻率和相位，這就需要將絕對頻率和相位進行轉換，獲得DDS核所能識別的頻率、相位參數(shù)。

參數(shù)的計算通過ISE下的System Generator工具實現(xiàn)。System Generator為Xilinx針對信號處理而開發(fā)的內(nèi)嵌在Matlab下的DSP工具，能夠在Matlab下使用圖形化語言、m語言直接生成HDL原碼和網(wǎng)表。計算框圖如圖4所示。

設用戶輸入頻率精度為1Hz，相位精度為1°，每一單個312.5MHz DDS核數(shù)據(jù)寬度取32bit，相位累加器取32bit，則相位增量常量為：

圖4 2.5GHz DDS參數(shù)計算框圖

式中：fout為輸入頻率精度，該處為1Hz；Bθ（n）為相位累加器位數(shù)，該處為32bit；fclk為每單個DDS核的采樣時鐘，該處為312.5MHz。

則相位增量偏量△PO為：

式中：n為每單個DDS核的個數(shù)，此處為8。

式中：△P為用戶輸入相位精度，該處為1°。

參數(shù)計算完成后就可以構建寬帶DDS，8個312.5MHz的DDS核輸入的相位增量完全一致，相位偏移依次相差△PO，控制信號完全并接即可。

4 DAC的驅(qū)動及其同步

AD9739的工作時鐘為2.5GHz，2組LVDS輸入每組要求1.25Gbps采樣數(shù)據(jù)率，采用雙沿工作方式，同步時鐘為625MHz。

顯然，F(xiàn)PGA內(nèi)部邏輯很難達到625MHz的速度，需要采用4路數(shù)據(jù)325Mbps數(shù)據(jù)進行合成，采用4∶1輸出并串轉換器（OSEDES）方式，2組14bit共用28個OSEDES組件。4∶1OSEDES時序框圖見圖5。

2路DAC要求相位嚴格正交，因此AD9739必需采用同一時鐘的同步模式，否則2路基帶I、Q信號相對相位隨機，不正交，也就無法實現(xiàn)正交上變頻。

圖5 4∶1OSEDES時序框圖

所以將輸入的2.5GHz DAC的時鐘通過時鐘分配器ADCLK925輸出之后，時鐘長度嚴格匹配到2mil以內(nèi)，在初始化配置2路AD9739時，設置成同步模式，其中一路為主，另一路為從，主的同步輸出接入至從的同步輸入。

5 結束語

由2個DDS產(chǎn)生頻率一致、相位正交的基帶I、Q信號，通過正交上變頻器，可獲得2倍于單個DDS帶寬的寬帶DDS。采用該方法，不僅有效提高了DDS的信號帶寬，而且由于DDS相位精度高，2路I、Q嚴格正交，鏡頻抑制高、雜散低。

［1］ 宗孔德.多抽樣率信號處理［M］.北京：清華大學出版社，1996.

［2］ 楊小牛，樓才義，徐建良.軟件無線電原理與應用［M］.北京：電子工業(yè)出版社，2001.