夏 雨,姚素英,聶凱明,徐江濤

(天津大學(xué)電子信息工程學(xué)院,天津 300072)

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用于時(shí)間延遲積分型圖像傳感器的流水采樣列級(jí)運(yùn)放共享累加器*

夏 雨,姚素英,聶凱明,徐江濤*

(天津大學(xué)電子信息工程學(xué)院,天津 300072)

提出了一種適用于TDI-CIS(時(shí)間延遲積分CMOS圖像傳感器)的模擬域流水采樣列級(jí)運(yùn)放共享累加器結(jié)構(gòu)。提出的這種模擬累加器結(jié)構(gòu)應(yīng)用流水采樣結(jié)構(gòu)在不改變運(yùn)放速率的前提下,將累加器的速率提升為傳統(tǒng)累加器的2倍;采用積分電容列運(yùn)放共享技術(shù)將n級(jí)TDI-CIS所需的運(yùn)放個(gè)數(shù)減少至采用傳統(tǒng)累加器所需個(gè)數(shù)的1/n。分析了流水采樣累加器結(jié)構(gòu)的原理以及輸出噪聲。使用標(biāo)準(zhǔn)0.18 μm CMOS工藝進(jìn)行了電路設(shè)計(jì)。仿真結(jié)果顯示,提出的模擬累加器結(jié)構(gòu)功耗為0.29 mW,采樣率為2 Msample/s。結(jié)果表明流水采樣列級(jí)運(yùn)放共享累加器結(jié)構(gòu)在保持低電路面積和功耗的同時(shí),可將TDI-CIS最大可達(dá)到的行頻增加一倍,更適于高速掃描的應(yīng)用環(huán)境。

CMOS圖像傳感器;時(shí)間延遲積分;模擬累加器;流水采樣;運(yùn)放共享

時(shí)間延遲積分(TDI)型圖像傳感器的工作過程主要是通過線陣圖像傳感器以掃描的方式拍攝,同時(shí)將圖像傳感器對(duì)移動(dòng)物體中同一目標(biāo)的多次曝光結(jié)果進(jìn)行累加,等效延長(zhǎng)光信號(hào)積分時(shí)間[1],大幅提高光能吸收,以獲得較高的信噪比(SNR)和靈敏度。其廣泛應(yīng)用于高速低光照的拍攝環(huán)境[2]。CMOS技術(shù)因低功耗、低成本、高集成度等特點(diǎn),在逐步取代CCD技術(shù)在TDI圖像傳感器中的應(yīng)用[3]。國(guó)內(nèi)外已經(jīng)有一定數(shù)量CMOS TDI圖像傳感器方案面世,但均有一定程度的缺陷。美國(guó)Cypress公司在2006年提出了一種25級(jí)的采用模擬域累加器的CMOS TDI圖像傳感器[4]。但是在這種圖像傳感器中,每一級(jí)時(shí)間延遲積分均需要一個(gè)獨(dú)立的運(yùn)放以及相應(yīng)的累加電容,從而導(dǎo)致這種圖像傳感器需要很大的功耗和面積。臺(tái)灣國(guó)立清華大學(xué)在2012年提出了基于四管像素和相鄰像素信號(hào)傳輸方式的8級(jí)TDI-CIS[5]。但是,在這種結(jié)構(gòu)中,相鄰像素之間共享兩個(gè)晶體管,從而增加了像素設(shè)計(jì)的難度。

在本課題組之前的工作中[6],為減小功耗和面積,提出了一種采用列級(jí)運(yùn)放共享的模擬域累加器的32級(jí)CMOS TDI圖像傳感器。之后,為減少因運(yùn)放共享產(chǎn)生的非累加狀態(tài)積分電容寄生效應(yīng)對(duì)于累加結(jié)果的影響,提出了一種去耦合補(bǔ)償電容結(jié)構(gòu)[7]。但是有限的運(yùn)放速度和列級(jí)運(yùn)放共享方案限制了圖像傳感器的行頻,從而限制了TDI圖像傳感器的掃描速度。為解決這一問題,本文提出了適用于TDI-CIS的模擬域流水采樣列運(yùn)放共享累加器結(jié)構(gòu)。相對(duì)于文獻(xiàn)[7]中的累加器,這種結(jié)構(gòu)可以在不改變運(yùn)放速度,且不增加電路面積的情況下,將TDI-CMOS圖像傳感器的讀出速率增大一倍,從而提升了TDI-CMOS圖像傳感器的最大掃描速度。

1 傳統(tǒng)模擬域累加器

(1)

為獲得更高的信噪比以提升TDI圖像的質(zhì)量,需要盡可能的提升TDI電路的級(jí)數(shù)。對(duì)于TDI像素陣列信號(hào)的不同的曝光方式和讀出方案[8],每個(gè)像素信號(hào)的讀出周期不同。以一個(gè)渡越時(shí)間(圖像傳感器相對(duì)于被拍攝物移動(dòng)一個(gè)像素距離的時(shí)間)為TL的n行m列TDI圖像像傳感器為例,對(duì)于不同的曝光方式[9]和讀出方案,其陣列中每個(gè)像素信號(hào)的最長(zhǎng)可用的積分時(shí)間如表1所示。

表1 不同曝光方式下最長(zhǎng)積分時(shí)間

同時(shí),根據(jù)上文的討論可知,為減少電路面積和功耗,對(duì)于TDI像素陣列的讀出電路,通常采取運(yùn)放共享技術(shù)。以n級(jí)累加器行滾筒曝光列級(jí)讀出方案為例,在保持TDI圖像傳感器的渡越時(shí)間不變的情況下,運(yùn)放的工作頻率需要變?yōu)樵瓉?lái)的n倍。因此運(yùn)放有限的工作頻率制約了TDI的設(shè)計(jì)級(jí)數(shù)的提升,也制約了圖像傳感器在更高速領(lǐng)域的應(yīng)用。為了解決這一問題,提出了適用于TDI-CIS的模擬域流水采樣列運(yùn)放共享累加器結(jié)構(gòu)。

以一級(jí)TDI-CIS為例,傳統(tǒng)的累加器電路結(jié)構(gòu)如圖1所示。其中,Vin表示像素輸出的電壓信號(hào),Vout表示累加器輸出的累加完成電壓信號(hào),Vref表示累加器中的參考電壓信號(hào),CS為采樣電容,CH為積分電容,clk1、clk2為控制電路中開關(guān)的兩相不交疊時(shí)鐘,OPA表示電路中所使用的運(yùn)算放大器。

圖1 傳統(tǒng)模擬域累加器電路結(jié)構(gòu)

傳統(tǒng)的累加器時(shí)序如圖2所示,其中的Tnonoverlap表示兩相不交疊時(shí)間,Tclk表示clk1(clk2)的時(shí)鐘周期。

圖2 傳統(tǒng)累加器時(shí)序

圖2中符號(hào)①所示的狀態(tài)為傳統(tǒng)累加器結(jié)構(gòu)的采樣態(tài):clk1為高電平,其所控制的開關(guān)閉合;clk2為低電平,其所控制的開關(guān)斷開。傳統(tǒng)累加器的采樣狀態(tài)電路結(jié)構(gòu)如圖3所示。

圖3 傳統(tǒng)累加器采樣態(tài)

運(yùn)放的正輸入端接入?yún)⒖茧妷?用Vin+表示運(yùn)放正輸入端的電壓,則Vin+=Vref。

同時(shí),根據(jù)運(yùn)放的虛短路特性,用Vin-表示運(yùn)放負(fù)輸入端的電壓,則有Vin-=Vin+=Vref。

存儲(chǔ)在采樣電容CS上的電荷QCS為

QCS=(Vin-Vin-)CS=(Vin-Vref)CS

(2)

此時(shí)運(yùn)放輸出端的電壓Vout為

Vout=Vin-=Vref

(3)

圖2中符號(hào)②所示的狀態(tài)為傳統(tǒng)累加器結(jié)構(gòu)的保持態(tài):clk1為低電平,其所控制的開關(guān)斷開;clk2為高電平,其所控制的開關(guān)閉合。傳統(tǒng)累加器的保持狀態(tài)電路結(jié)構(gòu)如圖4所示。

圖4 傳統(tǒng)累加器保持態(tài)

(4)

(5)

上一次積分保持態(tài)時(shí),存儲(chǔ)在積分電容CH上的電荷為QCH,累加器的輸出電壓為Vout,n-1,則

QCH=(Vout,n-1-Vin-)CH

(6)

由于運(yùn)放輸入端沒有電荷通路,根據(jù)電荷守恒原理,有

(7)

根據(jù)式(2)、式(4)～式(7),可以得出

(8)

這就是傳統(tǒng)累加器的累加原理。每個(gè)時(shí)鐘周期Tclk內(nèi),傳統(tǒng)累加器完成一次積分過程。

2 流水采樣模擬域累加器

2.1 結(jié)構(gòu)原理

流水采樣的累加器結(jié)構(gòu)在傳統(tǒng)累加器的結(jié)構(gòu)基礎(chǔ)上進(jìn)行了改進(jìn),具體電路結(jié)構(gòu)如圖5所示。其中,Vin1、Vin2表示累加次序相鄰的兩像素輸出的電壓信號(hào),Vout表示累加器輸出的累加完成電壓信號(hào),Vref表示累加器中的參考電壓信號(hào),CS1、CS2為兩個(gè)交替工作的采樣電容,CH為積分電容,clk1、clk2為控制電路中開關(guān)的兩相不交疊時(shí)鐘,clk3為復(fù)位時(shí)鐘,OPA表示電路中所使用的運(yùn)算放大器。

圖5 流水采樣累加器電路結(jié)構(gòu)

流水采樣的累加器時(shí)序如圖6所示,其中的Tnonoverlap表示兩相不交疊時(shí)間,Tclk表示clk1(clk2)的時(shí)鐘周期。clk3僅在開始時(shí)為高電平以使積分電容CH復(fù)位,清空其中所帶的電荷。

圖6 流水采樣累加器時(shí)序

圖6中符號(hào)①所示的狀態(tài)為流水采樣的累加器結(jié)構(gòu)的復(fù)位狀態(tài):clk1、clk2為低電平,其所控制的開關(guān)斷開;clk3為高電平,其所控制的開關(guān)閉合。流水采樣累加器結(jié)構(gòu)的復(fù)位狀態(tài)電路結(jié)構(gòu)如圖7所示。

圖7 流水采樣累加器結(jié)構(gòu)的復(fù)位態(tài)

圖8 CS1采樣CS2保持狀態(tài)

運(yùn)放的輸出端與運(yùn)放的負(fù)輸入端短接,同時(shí)積分電容CH的兩端也短接在一起,積分電容CH中的電荷為QCH,1,則

QCH,1=0

(9)

圖6中符號(hào)②所示的狀態(tài)為流水采樣的累加器結(jié)構(gòu)的CS1采樣CS2保持狀態(tài):clk2、clk3為低電平,其所控制的開關(guān)斷開;clk1為高電平,其所控制的開關(guān)閉合。流水采樣的累加器結(jié)構(gòu)的CS1采樣CS2保持狀態(tài)電路結(jié)構(gòu)如圖8所示。

采樣電容CS1中的電荷為QCS1,sample,則

QCS1,sample=(Vin1-Vref)CS1

(10)

積分電容CH中的電荷為QCH,n-1,累加器的輸出電壓為Vout,n-1;用Vin+表示運(yùn)放正輸入端的電壓,用Vin-表示運(yùn)放負(fù)輸入端的電壓,根據(jù)運(yùn)放的虛短路特性則

QCH,n-1=(Vout,n-1-Vin-)CH=(Vout,n-1-Vin+)CH

=(Vout,n-1-Vref)CH

(11)

圖6中符號(hào)③所示的狀態(tài)為流水采樣的累加器結(jié)構(gòu)的CS2采樣CS1保持狀態(tài):clk1、clk3為低電平,其所控制的開關(guān)斷開;clk2為高電平,其所控制的開關(guān)閉合。流水采樣的累加器結(jié)構(gòu)的CS2采樣CS1保持狀態(tài)電路結(jié)構(gòu)如圖9所示。

圖9 CS2采樣CS1保持狀態(tài)

采樣電容CS1中的電荷為QCS1,hold,用Vin+表示運(yùn)放正輸入端的電壓,用Vin-表示運(yùn)放負(fù)輸入端的電壓,根據(jù)運(yùn)放的虛短路特性

QCS1,hold=(Vin+-Vin-)CS1=0

(12)

積分電容CH中的電荷為QCH,n,累加器的輸出電壓為Vout,n,則

QCH,n=(Vout,n-Vin-)CH=(Vout,n-Vref)CH

(13)

由于運(yùn)放輸入端沒有電荷通路,根據(jù)電荷守恒原理,有

QCS1,sample+QCH,n-1=QCS1,hold+QCH,n

(14)

根據(jù)式(10)～式(14),可以得出

(15)

對(duì)于行滾筒曝光方式的圖像傳感器,一般采用四管有源像素[10-11],如圖10所示。

圖10 四管有源像素

當(dāng)RST與Sel均為高,TX為低時(shí),Vpixel為輸出的復(fù)位信號(hào)Vrst,當(dāng)TX與Sel均為高,RST為低時(shí),Vpixel為像素輸出的曝光信號(hào)Vsig。

將Vrst信號(hào)代替累加器參考信號(hào)Vref輸入累加器運(yùn)放正輸入端,將Vsig信號(hào)代替累加器輸入信號(hào)Vin1(Vin2)輸入累加器,則式(15)可以寫為

(16)

式(16)展示了流水采樣累加器進(jìn)行像素信號(hào)累加且同時(shí)進(jìn)行像素曝光信號(hào)與像素復(fù)位信號(hào)相關(guān)雙采樣的原理。

由于采樣電容CS1與CS2交替工作,故每個(gè)時(shí)鐘周期內(nèi),流水采樣累加器可以完成兩次式(16)所示的累加過程。對(duì)于相同的運(yùn)放工作頻率,即圖2和圖6中的Tclk相同,流水采樣累加器的累加頻率是傳統(tǒng)累加器的累加頻率的一倍。

將此流水采樣累加器結(jié)構(gòu)應(yīng)用于TDI-CIS。以行滾筒曝光方式的n級(jí)TDI-CIS為例,相應(yīng)累加器電路結(jié)構(gòu)如圖11所示。此結(jié)構(gòu)不僅實(shí)現(xiàn)了積分電容(CH1到CHn)列運(yùn)放共享,還實(shí)現(xiàn)了流水采樣(CS1與CS2輪流采樣)。流水采樣積分電容列運(yùn)放共享累加器結(jié)構(gòu)在減少電路面積和功耗的同時(shí),提升了累加速度。

圖11 n級(jí)流水采樣列運(yùn)放共享累加器電路結(jié)構(gòu)

2.2 噪聲分析

本文提出的模擬域累加器電路中只含有MOS器件。MOS器件的本征噪聲主要包括熱噪聲和1/f噪聲。其中1/f噪聲相比較小,因此可以忽略。在開關(guān)電容電路中,信號(hào)的建立時(shí)間通常是由運(yùn)算放大器的帶寬決定的,而并不由開關(guān)的導(dǎo)通電阻大小決定,因此開關(guān)電容電路的噪聲是由運(yùn)算放大器決定的。對(duì)于一個(gè)經(jīng)過噪聲優(yōu)化設(shè)計(jì)的運(yùn)算放大器來(lái)說(shuō),其等效輸入噪聲的功率譜密度S(f),可以近似表示為[12]:

(17)

式中:k是波爾茲曼常數(shù),T是熱力學(xué)溫度,gm是運(yùn)算放大器輸入管的跨導(dǎo)。

(18)

式中:β是開關(guān)電容電路的反饋系數(shù),CLtot是運(yùn)算放大器的等效總負(fù)載電容。

由于流水采樣電路中兩個(gè)采樣電容交替工作,考慮噪聲影響時(shí),其兩個(gè)工作狀態(tài)均可以等效為傳統(tǒng)累加器的保持態(tài)。本文中所有電容大小均相同,電容值大小用C代表。其采樣電容不接入運(yùn)放,存儲(chǔ)在采樣電容中的噪聲為

(19)

根據(jù)式(18),可得流水采樣電容工作時(shí),積分電容中采集到的噪聲為:

(20)

對(duì)于n級(jí)模擬域累加器其采集到的總熱噪聲大小為:

(21)

當(dāng)只考慮熱噪聲情況下,對(duì)于四級(jí)模擬域累加器在2 V輸出擺幅下,模擬域累加器中電容選取1pF大小即可達(dá)到81.6dB的SNR,可滿足系統(tǒng)10位精度的要求。

2.3 功耗與面積分析

本文設(shè)計(jì)的流水采樣列運(yùn)放共享累加器中使用單端輸出折疊式共源共柵運(yùn)放。

設(shè)此運(yùn)放所需功耗為POPA,所占面積為SOPA,積分電容CH面積為SCH,采樣電容面積為SCS,則用于行滾筒曝光n級(jí)TDI-CIS流水采樣列運(yùn)放共享累加器所需的功耗P1約為:

P1=POPA

(22)

所需要的面積約為

S1=SOPA+nSCH+2SCS

(23)

傳統(tǒng)累加器所需的功耗P2約為

P2=nPOPA

(24)

由式(22)和式(24)可知,流水采樣列運(yùn)放共享累加器所需要的功耗為傳統(tǒng)累加器所需功耗的1/n。

傳統(tǒng)累加器所需的面積S2約為

S2=nSOPA+nSCH+nSCS

(25)

由式(23)和式(25)可知,流水采樣累加器比傳統(tǒng)累加器節(jié)省了n個(gè)運(yùn)放和(n-2)個(gè)采樣電容的面積。

3 仿真結(jié)果

本文使用標(biāo)準(zhǔn)0.18μmCMOS工藝進(jìn)行了電路設(shè)計(jì)。仿真結(jié)果顯示,文中提出的四級(jí)流水采樣列運(yùn)放共享模擬累加器結(jié)構(gòu)功耗為0.29mW,相對(duì)于傳統(tǒng)累加器減少了0.87mW;其采樣率為2Msample/s,相對(duì)于傳統(tǒng)累加器采樣率1Msample/s,提升了一倍。

分別采用流水采樣累加器和傳統(tǒng)采樣累加器的一級(jí)TDI-CIS瞬態(tài)仿真結(jié)果如圖12所示。圖12中,Vout<0>表示流水采樣累加器的瞬態(tài)仿真結(jié)果;Vout<1>表示傳統(tǒng)累加器的瞬態(tài)仿真結(jié)果;clk1(clk2)的時(shí)鐘周期Tclk=2μ,clk1(clk2、clk3)脈寬為980ns,兩相不交疊時(shí)間Tnonoverlap=20ns。

圖12 一級(jí)流水采樣累加器和傳統(tǒng)采樣累加器的仿真結(jié)果對(duì)比

圖13 四級(jí)TDI-CIS流水采樣累加器和傳統(tǒng)采樣累加器的仿真結(jié)果對(duì)比

從圖12中可以看出,在相同的運(yùn)放工作速度下,相較于傳統(tǒng)累加器,流水采樣累加器的累加速率提升了一倍。

分別采用流水采樣累加器和傳統(tǒng)采樣累加器的行滾筒曝光方式的四級(jí)TDI-CIS瞬態(tài)仿真結(jié)果如圖13所示。圖13中,Vout<0>表示四級(jí)積分電容列運(yùn)放共享流水采樣累加器的瞬態(tài)仿真結(jié)果;Vout<1>表示四級(jí)積分電容列運(yùn)放共享傳統(tǒng)累加器的瞬態(tài)仿真結(jié)果。

從圖13中可以看出,在相同的運(yùn)放工作速度下,完成四級(jí)像素信號(hào)積分,流水采樣累加器所需要的時(shí)間Tintegration,1僅為傳統(tǒng)累加器所需時(shí)間Tintegration,2的一半。從而證明對(duì)于相同曝光方式、相同讀出方案和級(jí)數(shù),采用流水采樣累加器的TDI-CIS最大可達(dá)到的行頻相較于采用傳統(tǒng)累加器的TDI-CIS最大可達(dá)到的行頻增加了一倍,進(jìn)而使得TDI-CIS最高掃描速度提升了一倍。

對(duì)于圖11所示的電路引入隨機(jī)噪聲,仿真結(jié)果如圖14所示。圖14顯示了與理想情況相比,引入的隨機(jī)噪聲導(dǎo)致了累加效果及信噪比的下降,且隨著累加級(jí)數(shù)的上升,下降的情況愈明顯。

圖14 四級(jí)TDI-CIS流水采樣累加器理想情況與引入噪聲的仿真結(jié)果對(duì)比

對(duì)于圖11所示的電路進(jìn)行工藝偏差和失配的蒙特卡洛仿真,仿真400次,得到等效累加效果與概率的關(guān)系,如圖15所示。其中不同級(jí)數(shù)等效累加效果表示累加器不同級(jí)數(shù)下的蒙特卡洛仿真值與理想值之比。概率表示分布在相應(yīng)區(qū)間上的仿真結(jié)果個(gè)數(shù)與總的仿真次數(shù)400之比。從圖15可得,隨著累加級(jí)數(shù)的增加,流水采樣列運(yùn)放共享累加電路對(duì)于工藝偏差及失配的容忍度提高。

圖15 四級(jí)TDI-CIS流水采樣累加器蒙特卡洛分布

4 結(jié)論

本文提出了一種適用于TDI-CIS的流水采樣列運(yùn)放共享累加器結(jié)構(gòu)。理論分析與仿真結(jié)果表明,采取運(yùn)放共享技術(shù)減少了電路面積和功耗;采用流水采樣結(jié)構(gòu)解決了運(yùn)放有限的工作頻率制約累加速率的問題。通過仿真結(jié)果驗(yàn)證了,采用積分電容列運(yùn)放共享將n級(jí)TDI-CIS所需的運(yùn)放個(gè)數(shù)減少至采用傳統(tǒng)累加器所需個(gè)數(shù)的1/n;采用流水采樣累加器結(jié)構(gòu)的TDI-CIS的讀出速度比傳統(tǒng)模擬域累加器的讀出速度提高了一倍,從而使得采用相同曝光方式和讀出方案的TDI-CIS最大可達(dá)到的行頻增加了一倍。結(jié)果表明本結(jié)構(gòu)可以提升TDI-CIS最高掃描速度或提升TDI的設(shè)計(jì)級(jí)數(shù),適用于高速拍攝的環(huán)境。

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A Pipelined Sampling Accumulator with Opamp Sharing Technique Fit for CMOS TDI Image Sensor*

XIAYu,YAOSuying,NIEKaiming,XUJiangtao*

(School of Electronic Information Engineering,Tianjin University,Tianjin 300072,China)

A novel pipelined sampling accumulator structure with opamp sharing technique is presented,which is fit for CMOS TDI(time-delay-integration)image sensor. The sampling speed of the analog accumulator can be doubled with only 1 opamp instead of n opamps for ann-stage accumulator. This structure decreases chip area and power dissipation and increases accumulating speed as well. This paper illustrates the topology of the proposed structure and analyzes the output noise. The proposed circuit is designed in a 0.18 μm CMOS process. Simulation results show that the power dissipation of the proposed circuit is 0.29 mW under 3.3 V voltage supply,and the sampling rate of the accumulator is 2 Msample/s. It proves that the proposed accumulator structure is suitable to the application at high scanning speed.

CMOS image sensor;TDI;analog accumulator;pipelined sampling;opamp sharing

夏 雨(1990-),女,天津大學(xué)碩士研究生,主要從事模擬集成電路的設(shè)計(jì);

姚素英(1947-),女,教授,博士生導(dǎo)師。天津大學(xué)微電子學(xué)與固體電子學(xué)國(guó)家重點(diǎn)學(xué)科學(xué)術(shù)帶頭人,享受國(guó)務(wù)院政府特殊津貼專家;

徐江濤(1979-),男,副教授,碩士生導(dǎo)師,主要從事CMOS圖像傳感器和圖像處理芯片研究,在相關(guān)領(lǐng)域主持國(guó)家自然科學(xué)基金、教育部博士點(diǎn)基金等項(xiàng)目;

聶凱明(1986-),男,博士后,主要從事CMOS圖像傳感器芯片研究。

項(xiàng)目來(lái)源:國(guó)家自然科學(xué)基金項(xiàng)目(61036004);天津市應(yīng)用基礎(chǔ)與前沿技術(shù)研究計(jì)劃項(xiàng)目(13JCQNJC00600)

2014-11-04 修改日期:2014-12-11

C:7230

10.3969/j.issn.1004-1699.2015.03.013

TN366

A

1004-1699(2015)03-0367-07