王曉艷 張鶴鳴 王冠宇 宋建軍 秦珊珊 屈江濤

1)(西安電子科技大學微電子學院，寬禁帶半導體材料與器件重點實驗室，西安 710071)

2)(寶雞文理學院電子電氣工程系，寶雞 721007)

(2010年3月28日收到;2010年5月16日收到修改稿)

漏致勢壘降低效應對短溝道應變硅金屬氧化物半導體場效應管閾值電壓的影響

王曉艷1)2)?張鶴鳴1)王冠宇1)宋建軍1)秦珊珊1)屈江濤1)

1)(西安電子科技大學微電子學院，寬禁帶半導體材料與器件重點實驗室，西安 710071)

2)(寶雞文理學院電子電氣工程系，寶雞 721007)

(2010年3月28日收到;2010年5月16日收到修改稿)

結合應變硅金屬氧化物半導體場效應管(MOSFET)結構，通過求解二維泊松方程，得到了應變Si溝道的電勢分布，并據(jù)此建立了短溝道應變硅NMOSFET的閾值電壓模型.依據(jù)計算結果，詳細分析了弛豫 Si1－βGeβ中鍺組分β、溝道長度、漏電壓、襯底摻雜濃度以及溝道摻雜濃度對閾值電壓的影響，從而得到漏致勢壘降低效應對小尺寸應變硅器件閾值電壓的影響，對應變硅器件以及電路的設計具有重要的參考價值.

應變硅金屬氧化物半導體場效應管，漏致勢壘降低，二維泊松方程，閾值電壓模型

PACS:71.23.An，71.70.Fk

1.引 言

應變硅技術是實際應用中一項極具吸引力的技術［1，2］，受到了人們越來越多的關注［3］.在硅基應變Si/SiGe異質結構中，由雙軸應變所引起的能帶分裂可以使應變Si中的電子和空穴遷移率都得到顯著增強.應用能帶工程，在器件設計中可以獲得更大的自由度.同時，應變硅技術與當前的主流硅工藝完全兼容［4—6］，利用離子束外延(MBE)、不同類型的化學氣相淀積(CVD)和離子注入可以進行高質量應變Si/SiGe異質結的生長，使得能帶工程能夠集成到成熟的硅工藝中［7］.

隨著器件特征尺寸的不斷減小，在超大規(guī)模集成電路(VLSI)和甚大規(guī)模集成電路(ULSI)中，金屬氧化物半導體場效應管(MOSFET)的漏端耗盡區(qū)和源端擴散區(qū)彼此間離得很近，引起從漏到源的電場穿通能力增強，源端的勢壘高度由于電場穿通而降低.其穿通的程度與溝道長度、摻雜濃度和溝道的形狀有關.另外，還與源/漏結的結深、漏源的偏置電壓以及襯底的偏置電壓有關［8］.

漏致勢壘降低(DIBL)效應是超大規(guī)模MOSFET器件中重要的物理效應，體現(xiàn)在漏端電壓VD引起閾值電壓的降低［9—11］，成為電路設計中器件應用的一個重要物理限制，并且在很大程度上影響了源漏電流的大小以及器件的I-V特性.尤其在亞閾條件下，漏致勢壘降低引起源端載流子注入的增強，導致器件亞閾漏電流的增加.由此可見，建立起考慮DIBL效應的準確閾值電壓模型對于精確計算整個亞閾區(qū)、線性區(qū)和飽和區(qū)的漏電流至關重要［12］.

關 于 體 硅 MOSFET［9，12］和 絕 緣 襯 底 上 的 硅(SOI)［13，14］漏致勢壘降低效應的研究較多，但對于應變硅器件閾值電壓的影響卻研究較少［15，16］，且多為漏致勢壘降低對電流的影響，而關于漏致勢壘降低對閾值電壓的影響尚缺少研究.為此，本文通過求解二維泊松方程，獲得器件的二維表面勢分布，首先得到二維閾值電壓模型，進而詳細分析研究了應變硅器件中漏致勢壘降低的影響因素，得到了弛豫Si1－βGeβ中鍺組分β、溝道長度對表面勢的影響，為亞閾電流的計算提供了基礎.另外，文中還給出了鍺組分β、溝道長度、漏電壓、襯底摻雜濃度、溝道摻雜濃度對閾值電壓的影響.

2.二維閾值電壓模型

圖1所示為本文所采用的應變Si NMOSFET結構模型，只表示出了柵氧層、溝道和虛擬襯底部分.應變 Si溝道及弛豫 SiGe虛擬襯底采用倒摻雜結構，即襯底的摻雜濃度高于溝道的摻雜濃度.tox為柵氧化層厚度，tSSi為應變Si溝道的厚度，Wd為耗盡層的厚度，空間電荷區(qū)主要存在于弛豫 SiGe虛擬襯底，這可以從后面的計算結果中得到證實.

圖1 應變Si NMOSFET結構模型

理想條件下，假設應變Si層摻雜均勻且完全耗盡，氧化層沒有雜質電荷.溝道區(qū)和耗盡層電勢分布的二維Poisson方程為

其中 ψSSi(x，y)為應變 Si溝道的電勢分布，ψSiGe(x，y)為耗盡層的電勢分布，Nch，NB分別為應變Si溝道和弛豫 SiGe襯底的摻雜濃度，εSSi，εSiGe分別為應變Si和 SiGe的介電常數(shù).ψSSi(x，y)和 ψSiGe(x，y)分別用多項式表示為

其中 Ci(x)僅為 x的函數(shù)，ψSSi(x)為應變硅溝道和氧化層界面處的電勢，ψSiGe(x)為耗盡層邊界處的電勢，y*的原點選取在Wd處，這樣便于計算.

為求解Poisson方程，需先求解出耗盡層厚度Wd.對于應變Si MOSFET，應變 Si溝道厚度一般遠小于 SiGe虛擬襯底耗盡層厚度，通過求解一維Poisson方程，得到強反型時耗盡區(qū)的寬度為

(5)式中，ψS為閾值表面勢，即應變 Si溝道表面積累的電子濃度等于體內空穴濃度(強反型開始)時應變Si溝道的表面電勢.Δψ的表達式體現(xiàn)出除ψS的影響外，應變Si層的厚度也會對耗盡層厚度產生影響.因為溝道很薄，需計入Si/SiGe界面電勢的影響，這樣 ψS可以認為是 SiO2/Si與 Si/SiGe兩個界面電勢的平均值［17，18］

為了求解 Poisson方程，需要用到以下邊界條件:

1)應變Si與柵氧界面處電位移矢量連續(xù)(這里VG=VGS－ VFB，r= εSSi/εOX)

2)應變 Si與弛豫 Si1－βGeβ界面處電勢連續(xù)，電位移矢量相等

3)在弛豫 Si1－βGeβ耗盡區(qū)邊界電勢和縱向電場均為零

利用以上邊界條件，可以得到(3)和(4)式中的Ci(x)，將其代入(1)式，并令 y=0，可以得到

其中

(8)式的解為

Vbi為源極/溝道異質結的自建電勢，由于應變的存在，Vbi變?yōu)?/p>

在平帶條件下，由于較大的價帶斷續(xù)ΔEV的存在，體內的空穴在Si/SiGe界面處積累形成了偶極層，使界面處能帶彎曲，從而影響了平帶電壓.應變Si層很薄，需計入偶極層的影響.利用高斯定理，可以得到偶極層的電勢Ф［18］dipole

式中，Ld為德拜長度，其值為 Ld= 槡εSiGekT/q2NB.這樣，將柵極區(qū)域的平帶電壓VFB修正如下:

滿足 ψSSi，min等于閾值表面勢 φth的柵源電壓 VGS即為MOSFET的閾值電壓Vth

3.結果與討論

應用Matlab對模型進行計算，基本參數(shù)選取如下:

金屬功函數(shù) Wmetal=4.7 eV，tox=2 nm，tSSi=5 nm，未做特殊說明時，Nch=1×1016cm－3，Nb=3.5× 1017cm－3，β =0.2.

圖2為VGS=0 V，VDS=1 V，溝道長度不同時，表面電勢沿溝道方向的分布情況.從圖中可以看出，隨著溝道長度的縮短，溝道表面勢逐漸增大.這是由于溝道變短時，漏端電壓通過耗盡區(qū)直接影響溝道表面的電勢分布，抬高了溝道表面的電勢.漏端對于溝道電場的影響太大，使得位于柵下惟一的一個勢壘減弱，漏端對器件性能的過分控制就好像第二個柵極一樣［19］.應變硅短溝道器件源端下面的耗盡區(qū)降低了源端的勢壘高度，與體硅器件中溝道長度對源端的勢壘高度的影響一致.

圖2 不同溝道長度的溝道表面勢

圖3 溝道表面勢與Ge組分的關系

圖4 不同溝道長度下閾值電壓隨漏端電壓的變化

圖5 不同Ge組分下閾值電壓隨漏端電壓的變化

圖3為VGS=0 V，VDS=1 V時，Ge組分對表面溝道的影響，從圖中可以看出，隨著 Ge組分的變大，溝道表面勢減小.這是因為 Ge組分變大，(12)式表示的源極/溝道異質結的自建電勢減小.

從圖4可以看出閾值電壓隨著漏電壓的增加而減小，同時可以看出，當溝道長度逐漸減小時，漏端電壓對閾值電壓的影響變大，這就證明了漏致勢壘降低確實是一種短溝道效應.溝道長度和漏端電壓對閾值電壓的影響都歸根于源端的勢壘高度的變化.當溝道長度變短或者漏端電壓增加時，源端的勢壘高度降低，這樣電子更容易注入到溝道區(qū)，因此閾值電壓減小，柵對溝道的控制能力減弱.

圖5為Ge組分不同時，閾值電壓隨漏端電壓的變化情況.從圖中可以看出，閾值電壓隨著Ge組分的增加而減小，與文獻［20］報道的結果相符合.這是由于(15)式表示的平帶電壓減小，源極/溝道異質結的自建電勢減小，并且由于費米勢的降低，導致反型更早開始.另一方面，隨著Ge組分的增加，表面應變Si溝道量子阱的高度也隨之增加，這樣就提高了二維電子氣的面密度，從而降低了閾值電壓.

圖6和圖7是當溝道長度為65 nm時，襯底摻雜濃度和溝道摻雜濃度對閾值電壓隨漏電壓變換的影響，從圖可以看出，閾值電壓隨著襯底摻雜濃度和溝道摻雜濃度的增加而增加.

圖8為不同溝道長度下閾值電壓隨Ge組分的變化.從圖中可以看出，隨著溝道長度的的減小，閾值電壓變小，與圖4結果一致.隨著Ge組分的變大，即應力的增強，閾值電壓逐漸變小，與圖5結果一致.閾值電壓隨Ge組分的的增加而減小，并且閾值電壓的降低與鍺組分基本上呈線性，如圖9所示.

圖6 不同襯底濃度下閾值電壓隨漏電壓的變化

圖7 不同溝道濃度下閾值電壓隨漏電壓的變化

圖8 不同Ge組分下閾值電壓隨溝道長度的變化

圖10為不同漏電壓下閾值電壓隨溝道長度的變化情況.從圖中可以看出漏電壓相同時，閾值電壓隨溝道長度的減小而減小，當溝道長度較小時，閾值電壓隨著漏電壓的增大而減小，與圖4結果一致.當溝道長度增大90 nm后，漏電壓對閾值電壓基本不產生任何影響，這與漏致勢壘降低的短溝道特性相符合.

圖9 不同溝道長度下閾值電壓隨Ge組分的變化

圖10 不同漏電壓下閾值電壓隨溝道長度的變化

圖11 不同Ge組分下閾值電壓變化率隨溝道長度的變化

圖11—13是根據(jù)(17)式求得的不同 Ge組分下閾值電壓的變化率情況.圖11為閾值電壓的變化率與溝道長度的變化關系，從圖中可以看出，閾值電壓的變化率隨著溝道長度的增加而逐漸減小，另外，溝道長度相同時，Ge組分越大，閾值電壓隨溝道長度的變化率越大.圖12為閾值電壓的變化率隨漏電壓的增加而降低，對于相同的漏電壓，Ge組分越大，閾值電壓隨溝道長度的變化率越大.這說明應變會導致漏致降低的加劇.

圖13為閾值電壓變化率與溝道長度及漏電壓的變化關系三維圖，可以看出閾值電壓的變化率隨著溝道長度的增加而減小，同時隨著漏電壓的增加而減小.

4.結 論

通過解二維 Poisson方程，本文給出了應變硅MOSFET的閾值電壓模型.通過計算得到了弛豫Si1－βGeβ中鍺組分 β，溝道長度、漏電壓、襯底摻雜濃度、溝道摻雜濃度對閾值電壓的影響，結果表明隨著溝道長度的減小，溝道表面勢和閾值電壓減小，當溝道長度降低到90 nm以下，閾值電壓隨著漏電壓的增大而減小，證明了本文對漏致勢壘降低效應影響的分析以及閾值電壓模型的正確性.另外，結果表明Ge組分越大，閾值電壓隨漏電壓變化率越大，說明應變會導致漏致降低的加劇.

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PACS:71.23.An，71.70.Fk

Drain-induced barrier-lowering effects on threshold voltage in short-channel strained Si metal-oxide semiconductor field transistor

Wang Xiao-Yan1)2)?Zhang He-Ming1)Wang Guan-Yu1)Song Jian-Jun1)Qin Shan-Shan1)Qu Jiang-Tao1)
1)(Key Laboratory for Wide Band-Gap Semiconductor Materials and Devices，School of Microelectronics，Xidian University，Xi’an 710071，China)
2)(Department of Electron and Electricity Engineering，Baoji University of Arts and Sciences，Baoji 721007，China)
(Received 28 March 2010;revised manuscript received 16 May 2010)

Based on strained silicon metal-oxide semiconductor field transistor(MOSFET)structure，the distribution of surface potential is obtained by solving two-dimensional Poisson equation，and the threshold voltage model is built.According to calculation results，the dependence of threshold voltage on germanium content of relaxed Si1－βGeβ，channel length，voltage of drain，doping content of substrate and channel are studied in detail，and the influence of drain-induced barrierlowering on scaled strained silicon MOSFET is obtained，which can provide important reference for the design of strained silicon MOSFET device and circuit.

strained Si metal-oxide semiconductor field transistor， drain-induced barrier-lowering， two-dimensional Poisson equation，threshold voltage model