李 濤

（哈爾濱理工大學遠東學院電子機械系，黑龍江哈爾濱150025）

隨著數(shù)字信號處理技術和A/D/A變換器性能的飛速發(fā)展，軟件無線電技術越來越受到人們的重視。中頻數(shù)字接收機就是利用軟件無線電思想［1］，將ADC從基帶移至中頻，以便將接收到的模擬信號盡可能早地數(shù)字化。目前實現(xiàn)中頻數(shù)字接收機有以下一些方案：數(shù)字下變頻+DSP并行處理結構、參數(shù)化ASIC+DSP結構、FPGA實現(xiàn)數(shù)字下變頻和基帶處理的一體化結構。

本文設計了一種基于FPGA的中頻數(shù)字接收機，其中FPGA采用了ALTERA公司CycloneII系列芯片EP2C8Q208［2］。本設計中，其中頻為70MHz，可處理信號帶寬為10MHz。因此，A/D采用的是AD公司模數(shù)轉換器AD9238，該芯片采樣速率最高可達65MHz。

1 系統(tǒng)原理及組成

1.1 帶通采樣定理

設一個頻率帶限信號x(t)，其頻帶限制在(fL，fH)內，如果其采樣速率fs滿足［3］：

式中：n取能滿足fs≥2（fH-fL）的最大正整數(shù)（0，1，2，…），則用fs進行等間隔采樣所得到的信號采樣值x(nTs)能準確地確定原信號x(t)。式(1)用帶通信號的中心頻率fo和頻帶寬度B也可表示為

1.2 系統(tǒng)組成

圖1 數(shù)字接收機硬件原理框圖Fig.1 Hardware schematic diagram of IF digital receiver

該數(shù)字接收機的系統(tǒng)組成框圖如圖1所示，主要包括了系統(tǒng)時鐘電路、單端轉差分電路、模擬數(shù)字轉換電路、FPGA及其外圍電路。該數(shù)字接收機可同時接收2路中頻信號，單端輸入的中頻信號經(jīng)過差分轉換器ADT1變?yōu)椴罘中盘栃问捷斎氲侥?shù)轉換器，AD9238將模擬信號轉換成12bit的數(shù)字信號送入FPGA中進行處理，其中AD9238的采樣時鐘根據(jù)設計指標采用40MHz時鐘。

1.3 主要硬件電路設計

本系統(tǒng)的主要功能是在FPGA內完成的，因此選擇一個處理速度、靈活性和可靠性高的可編程邏輯器件是系統(tǒng)電路設計的重點。本設計中采用大規(guī)?，F(xiàn)場可編程門陣列FPGA器件，將本系統(tǒng)的混頻、濾波、鑒相、校正和FIFO電路都編入在一片ALTERA公司CycloneII系列芯片EP2C8Q208中。

AD9238是一款12bit雙通道模數(shù)轉換器，帶有兩個動態(tài)性能同樣優(yōu)良、抗串擾能力優(yōu)異的65 MSPS單通道模數(shù)轉換器［4］。AD9238的模擬輸入端是一個差分開關電容電路（SHA），這種高度靈活的輸入結構使它可以與單端或差分輸入電路接口。它具有片內高性能采樣保持放大器和電壓參考。在單一3V（2.7V～3.6V）電源供電下，它的功耗僅有600mw，信噪比高達70dB。

2 FPG A內部功能實現(xiàn)

本系統(tǒng)中頻信號選擇在70MHz，帶寬為10MHz，AD9238的采樣率為40MHz。中頻數(shù)字接收機的主要功能在FPGA里實現(xiàn)，采用Quartus6.0軟件設計，主要包括了數(shù)字正交混頻模塊、低通濾波模塊、瞬時相位提取、幅度提取等功能模塊。

所謂正交混頻變換就是將數(shù)字序列x(n)與兩個正交本振序列cos(ω0n)和sin(ω0n)相乘，再通過低通濾波器來實現(xiàn)［5］。數(shù)字混頻實現(xiàn)先將本振信號存入ROM模塊，然后用FPGA嵌入的硬件乘法器將采樣之后的輸入數(shù)據(jù)與本振信號相乘得到正交混頻信號。低通濾波模塊主要采用有限沖激響應（FIR）濾波器設計，同時借助Altera公司提供IP核，無須乘法器即可實現(xiàn)FIR濾波，借助Matlab中FDATool工具進行濾波器設計。采用CORDIC算法工作于向量模式下，可以對濾波后的數(shù)據(jù)進行相應處理，得到瞬時相位和瞬時幅度。

3 系統(tǒng)測試

3.1 脈沖信號采樣

圖2 脈沖信號采樣Fig.2 Sampling of pulse signal

輸入中頻為70MHz的脈沖信號，利用AD對中頻信號進行采樣，測試過程中利用FPGA自帶的SignalTapⅡ嵌入式邏輯分析儀采集AD送入FPGA的數(shù)據(jù)。圖2所示為脈沖波信號采樣結果。

3.2 瞬時相位和幅度

輸入信號為70MHz正弦信號條件下，利用FPGA自帶的SignalTapⅡ嵌入式邏輯分析儀采集CORDIC模塊輸出的單路正弦信號的瞬時相位，提取結果如圖3所示。

圖3 瞬時相位提取結果Fig.3 Extraction result of instaneous phase

當輸入信號功率0dBm，信號形式為脈沖波，載波頻率為70MHz，脈沖寬度0.5μs，脈沖重復周期5μs的條件下，采用QuartusII自帶的Signal Tap嵌入式邏輯分析儀記錄單通道輸出的信號幅度，如圖4所示。

圖4 信號包絡提取結果Fig.4 Extraction result of signal envelope

從信號瞬時相位和幅度測試結果可以看出：該測試結果與理論情況相符合，表明該功能模塊正確。

4 結束語

本文介紹了一種基于FPGA的中頻數(shù)字接收機，該數(shù)字接收機可以同時對2路中頻信號進行處理，AD采樣后的數(shù)據(jù)處理及各功能模塊均在FPGA內部實現(xiàn)。介紹各功能設計過程的同時，也給出了各功能模塊設計過程，并通過實際系統(tǒng)測試，驗證了該中頻數(shù)字接收機功能的正確性。該系統(tǒng)在硬件平臺不變的基礎上，通過改變軟件可以實現(xiàn)不同指標、不同功能的系統(tǒng)，具有較高的通用性和實用價值。

［1］楊小牛，樓才義，徐建良.軟件無線電原理與應用［M］.北京：電子工業(yè)出版,2001.

［2］陳保龍.基于FPGA的數(shù)字中頻接收機的研究［D］.南京：南京理工大學，2008.

［3］俞曉磊.基于FPGA的中頻數(shù)字化若干關鍵算法的實現(xiàn)研究［D］.南京：南京航空航天大學，2006.

［4］徐建偉.基于AD6620的中頻數(shù)字接收系統(tǒng)的設計與研究［D］.成都：電子科技大學，2005.

［5］曉鶴，殷勤業(yè)，鐵敏豪，等.一種實用的中頻數(shù)字接收機［J］.電子技術應用,2004(6):57～60.