文章編號(hào)：1672-5913(2008)16-0059-01

摘要：本文針對(duì)計(jì)算機(jī)專業(yè)學(xué)生的特點(diǎn)，提出將Verilog HDL語(yǔ)言引入到數(shù)字邏輯電路教學(xué)中，并通過(guò)實(shí)例講解闡述了使用Verilog HDL語(yǔ)言教學(xué)的優(yōu)勢(shì)。

關(guān)鍵詞：數(shù)字邏輯電路；Verilog HDL；硬件設(shè)計(jì)

中圖分類號(hào)：G642

文獻(xiàn)標(biāo)識(shí)碼：B

引言

隨著微電子技術(shù)、計(jì)算機(jī)技術(shù)、半導(dǎo)休技術(shù)的發(fā)展，很多傳統(tǒng)的數(shù)字門電路的設(shè)計(jì)已經(jīng)被可編程邏輯器件替代?？删幊踢壿嬈骷耐ㄓ眯阅軌虼蟠罂s短產(chǎn)品的上市時(shí)間?？删幊踢壿嬈骷拈_發(fā)語(yǔ)言Verilog HDL具有類似于通用C語(yǔ)言的風(fēng)格，因此被不少CPLD/FPGA開發(fā)者所推崇。

1硬件描述語(yǔ)言——Verilog HDL

目前，國(guó)際最流行的、并成為IEEE標(biāo)準(zhǔn)的兩種硬件描述語(yǔ)言是VHDL和Verilog HDL。兩種HDL各具特色，由于Verilog HDL早在1983年就已推出，至今已有25年的歷史，因此Verilog HDL擁有更廣泛的設(shè)計(jì)群體，資源也比VHDL豐富。與VHDL相比，Verilog HDL的最大優(yōu)點(diǎn)為：它是一種非常容易掌握的硬件描述語(yǔ)言，只要具有C語(yǔ)言的編程基礎(chǔ)，通過(guò)20學(xué)時(shí)的學(xué)習(xí)，再加上實(shí)際操作，一般可在2~3個(gè)月內(nèi)掌握這種設(shè)計(jì)技術(shù)。而掌握VHDL設(shè)計(jì)技術(shù)就比較困難，因?yàn)閂HDL不是很直觀，需要Ada編程基礎(chǔ)，一般需要半年以上的培訓(xùn)才能基本掌握設(shè)計(jì)技術(shù)，而且國(guó)內(nèi)外90%的電子公司都把Verilog HDL作為企業(yè)標(biāo)準(zhǔn)設(shè)計(jì)語(yǔ)言。所以，對(duì)計(jì)算機(jī)系的學(xué)生來(lái)說(shuō)，Verilog HDL比VHDL更容易入門和掌握。在數(shù)字電路邏輯設(shè)計(jì)教學(xué)中結(jié)合Verilog語(yǔ)言教學(xué)，對(duì)學(xué)生來(lái)說(shuō)是一種知識(shí)的綜合運(yùn)用。

2Verilog HDL在數(shù)字邏輯電路教學(xué)中的應(yīng)用

在教學(xué)過(guò)程中，學(xué)生經(jīng)常對(duì)利用器件來(lái)設(shè)計(jì)邏輯電路的方法感到無(wú)從下手。例如，當(dāng)講到3-8譯碼器時(shí)，要求學(xué)生結(jié)合計(jì)數(shù)器，實(shí)現(xiàn)跑馬燈的邏輯。這時(shí)，學(xué)生往往把大部分時(shí)間花在如果利用計(jì)數(shù)器實(shí)現(xiàn)時(shí)鐘分頻，什么時(shí)候選用8 count計(jì)數(shù)器，又什么時(shí)候使用74163計(jì)數(shù)器，以及

如何設(shè)定這些器件的工作方式，引入Verilog HDL來(lái)設(shè)計(jì)跑馬燈的邏輯，實(shí)現(xiàn)思想比較簡(jiǎn)單，在時(shí)鐘的分頻設(shè)計(jì)上不需要太復(fù)雜的邏輯，只需要設(shè)計(jì)一個(gè)計(jì)數(shù)器。當(dāng)需要將系統(tǒng)時(shí)鐘分任意頻率時(shí)，只需改變計(jì)數(shù)器就可以，可讀性比較強(qiáng)。對(duì)于習(xí)慣了程序編程思想的計(jì)算機(jī)類學(xué)生，理解Verilog HDL的設(shè)計(jì)邏輯要比用調(diào)用器件實(shí)現(xiàn)的邏輯要容易。跑馬燈的邏輯實(shí)現(xiàn)如下所示：

module ledwater (ledout，clk);

output [7:0] ledout;//定義LED輸出口

input clk;//定義系統(tǒng)輸入時(shí)鐘

reg[7:0] ledout;//定義輸出寄存器

reg[7:0] x=1;

reg[24:0] buffer;

//系統(tǒng)時(shí)鐘是24.576MHz，時(shí)鐘分頻1Hz輸出

always@(posedge clk)

begin

buffer=buffer+1;

if(buffer==25'd24576000)

begin

x=x<<1;

if(x==8'b00000000)

begin

x=8'b1;

end

end

ledout=~x;

end

endmodule

在一些綜合的課程設(shè)計(jì)上，使用Verilog HDL語(yǔ)言設(shè)計(jì)方法更有優(yōu)勢(shì)。例如要求學(xué)生課程設(shè)計(jì)做串口發(fā)送和接收的程序，如果使用傳統(tǒng)的電路原理圖輸入法，學(xué)生在理解了串口通信協(xié)議的基礎(chǔ)上也比較難實(shí)現(xiàn)，像要實(shí)現(xiàn)9600的波特率，也只有幾個(gè)同學(xué)可以做出。引進(jìn)Verilog語(yǔ)言輸入法，學(xué)生更容易理解，而且實(shí)現(xiàn)也比較簡(jiǎn)單。實(shí)現(xiàn)9600波特率的代碼如下所示：

parameter cout = 325;

//時(shí)鐘是50M所以16*9600的分頻數(shù)為325.5，這里取//整數(shù)

/************波特率發(fā)生進(jìn)程************/

always@(posedge clk)

begin

if(clk_equ)

cnt = 16'd0;

else

cnt=cnt+1'b1;

end

assign clk_equ = (cnt == cout);

在數(shù)字邏輯電路設(shè)計(jì)中，分頻邏輯是最常用的邏輯之一。對(duì)于2的任意冪次分頻，調(diào)用器件可以實(shí)現(xiàn)，但是要實(shí)現(xiàn)任意分頻時(shí)就比較復(fù)雜，需要列出狀態(tài)圖然后利用器件或者器件加邏輯門來(lái)實(shí)現(xiàn)，學(xué)生要理解比較困難，一般的學(xué)生難以實(shí)現(xiàn)。使用Verilog HDL進(jìn)行分頻設(shè)計(jì)則容易得多。從上面的分頻和波特率設(shè)計(jì)可以看到，在Verilog HDL實(shí)現(xiàn)分頻只需要實(shí)現(xiàn)一個(gè)計(jì)數(shù)器。需要修改邏輯時(shí)，比修改傳統(tǒng)的電路原理圖要簡(jiǎn)單，這對(duì)于計(jì)算機(jī)專業(yè)的學(xué)生來(lái)說(shuō)，設(shè)計(jì)數(shù)字電路邏輯時(shí)使用語(yǔ)言更容易理解。在數(shù)字邏輯電路的教學(xué)中引入Verilog HDL語(yǔ)言教學(xué)，使得學(xué)生在一些復(fù)雜的邏輯電路設(shè)計(jì)上能更好地理解和掌握。

3小結(jié)

軟件實(shí)現(xiàn)硬件設(shè)計(jì)早已不是時(shí)髦的話題。翻開任何一個(gè)與電子設(shè)計(jì)相關(guān)的企業(yè)，數(shù)字電路相關(guān)的職業(yè)都是招聘的熱點(diǎn)。數(shù)字電路與邏輯設(shè)計(jì)是計(jì)算機(jī)、計(jì)算機(jī)系統(tǒng)的硬件基礎(chǔ)，把語(yǔ)言教學(xué)引入到這門課程當(dāng)中，會(huì)顯著提升數(shù)字電路的應(yīng)用性，更好地發(fā)揮這門課程的作用，讓學(xué)生能夠緊跟市場(chǎng)和技術(shù)的前沿。

參考文獻(xiàn)：

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