摘 要：【目的】深入研究鎖相環(huán)（PLL）理論與設計，重點探討其在現代集成電路系統中發(fā)揮的作用，設計出一種低抖動電荷泵鎖相環(huán)（CPPLL）。【方法】在鑒頻鑒相器設計過程中，從鑒頻鑒相器、電荷泵、壓控振蕩器（VCO）、低通濾波器（LPF）、分頻器等方面出發(fā)，進行詳細分析和建模。通過增加復位信號通路上的延遲來減小鑒相死區(qū)，從而降低壓控振蕩器的電壓紋波。采用二階RC濾波器作為環(huán)路濾波器優(yōu)化噪聲，并采用計數器作為分頻器，對鎖相環(huán)進行系統級建模及仿真分析。在仿真完成后，對鎖相環(huán)各模塊進行噪聲分析。【結果】在輸入信號為10 MHz的前提下，鎖相環(huán)鎖定時間為7 μs，輸出頻率為250 MHz?！窘Y論】該研究不僅為高速數據傳輸技術中的鎖相環(huán)設計提供有效的設計方案，也為其他領域鎖相環(huán)的應用提供參考和借鑒。

關鍵詞：低抖動；鎖相環(huán)；建模

中圖分類號：TN492" " "文獻標志碼：A" " "文章編號：1003-5168（2025）03-0005-05

DOI：10.19968/j.cnki.hnkj.1003-5168.2025.03.001

Modeling and Design of Low Jitter PLL

LI Longyu GUO Haodong ZHANG Xia

（School of Physics Science and Information Engineering， Liaocheng University， Liaocheng 252000， China）

Abstract： [Purposes] This paper deeply studies the theory and design of phase locked loop （PLL）， and focuses on its key role in modern integrated circuit systems to design a low jitter charge pump phase-locked loop （CPPLL）. [Methods] In the design process of phase frequency detector， the detailed analysis and modeling are carried out from the aspects of the phase frequency detector， charge pump， voltage-controlled oscillator （VCO）， low-pass filter （LPF） and divider. And the dead time of phase discrimination is reduced by increasing the delay on the reset signal path， to reduce the voltage ripple of VOC. The second-order RC filter is used as the loop filter to optimize the noise. In the frequency divider part， the counter is used as the frequency divider. Finally， the PLL is modeled and simulated at the system level. After the completion of system level simulation， the noise of each module of PLL is analyzed. [Findings] On the premise that the input signal is 10 MHz， the locking time of PLL is 7 μs and the output frequency is 250 MHz. [Conclusions] The research in this paper not only provides an effective design scheme for PLL in high-speed data transmission technology， but also provides a reference for the application of PLL in other fields.

Keywords： low jitter; PLL; modeling

0 引言

在現代電子通信與控制系統中，鎖相環(huán)（Phase Locked Loop，PLL）技術作為一種關鍵的頻率與相位同步控制手段［1］，可以有效提高有線通信系統中的信號準確度［2］。在高速系統中，鎖相環(huán)在串行鏈路的時域閾值和信號穩(wěn)定性中起到關鍵作用［3］。隨著無線通信、航空航天及數字信號處理等領域技術的快速發(fā)展，通過對頻率穩(wěn)定性和相位同步性的要求日益提高，小數分頻鎖相環(huán)可利用[Σ-Δ]調制器實現比傳統整數分頻鎖相環(huán)更高的分辨率［4］。通過對不同頻率的輸入信號進行倍頻及分頻，再利用混頻器進行混頻，從而實現多級變頻方案，并利用濾波鑒相電路實現寬頻帶濾波鑒相方案［5］。為滿足不同速率串行數據采樣需求，設計出一種自適應調整帶寬的亞采樣鎖相環(huán)［6］。

鎖相環(huán)技術起源于20世紀30年代，隨著電子技術不斷進步，其應用范圍和性能得到極大拓展和提升［7］。作為一種典型的負反饋控制系統，鎖相環(huán)通過檢測輸入信號與輸出信號間的相位差，并利用這一相位差信息來調整壓控振蕩器（voltage controlled oscillator，VCO）的輸出頻率，實現對輸入信號頻率和相位的精確跟蹤［8］與鎖定［9］。

本研究主要闡述電荷泵鎖相環(huán)的功能和設計指標，分析并搭建鎖相環(huán)各模塊的S域環(huán)路模型和行為級模型，并對模型進行仿真分析。

1 電荷泵鎖相環(huán)功能介紹和設計指標

常見的電荷泵鎖相環(huán)由鑒頻鑒相器、電荷泵、環(huán)路濾波器、壓控振蕩器、分頻器組成［10］。參考信號 [FREF]與反饋信號[FFB]經鑒頻鑒相器比較后輸出的UP與DOWN信號，用于控制電荷泵的兩個開關，并根據相位、頻率的超前或滯后結果，控制電荷泵輸出。輸出經過低通濾波器濾波后輸出的[Vctrl]信號控制振蕩器，對分頻后的輸出信號與參考信號進行比較，不斷重復上述過程，直至分頻器輸出信號與參考信號達到同頻同相，滿足電荷泵鎖相環(huán)環(huán)路的穩(wěn)定。

分頻器倍數N的計算見式（1）。

[N=FREFFOUT=25] （1）

電荷泵鎖相環(huán)設計指標見表1。

單位增益帶寬頻率一般為鎖相環(huán)輸入參考頻率的1/10～1/20，本研究選擇單位增益帶寬為500 kHz。

2 電荷泵鎖相環(huán)的基本原理及建模設計

2.1 鑒頻鑒相器和電荷泵

假設電荷泵的充、放電流為[ICP]，輸入的參考時鐘信號相位為[φREF]，分頻后的信號為[φdiv]，則電荷泵等效輸出電流[IOUT-]的表示見式（2）。

[IOUT-=ICP（φREF-φdiv）2π] （2）

因此，PFD和CP的傳遞函數[Hcp]的表示見式（3）。

[HCP=IOUTΔφ=ICP2π] （3）

鑒頻鑒相器和電荷泵模型結構如圖1所示。首先，根據鑒頻鑒相器的原理，將兩路信號分別接入D觸發(fā)器進行比較，產生與相位、頻率相關的信號UP和DOWN；其次，UP和DOWN信號通過與非門作為復位信號傳入D觸發(fā)器；再次，UP、DOWN作為電荷泵的輸入信號，且延時單元用于減小鑒相死區(qū)；最后，電荷泵部分通過增益模擬電荷泵電流輸出，采用兩路開關模擬實際電路電荷泵打開、關閉動作，將兩路結果做差，比較模擬輸出電流。

2.2 環(huán)路濾波器

本研究選擇的環(huán)路濾波器為二階。因此，以二階RC濾波器為例，其傳遞函數見式（4）。

[Hlpf=R1*C1*s+1R1*C1*C2*s2+（C1+C2）*s] （4）

環(huán)路濾波器模型如圖2所示，根據環(huán)路帶寬和相位裕度來計算環(huán)路濾波器電阻電容參數。其中，環(huán)路帶寬[ωc]和相位裕度[θP]參數見表1，二者的計算見式（5）和式（6）。因此，濾波器各參數可由式（7）至式（9）計算得到，其中，C1=462 pF、C2=51 pF、R1=2.186 kΩ。

[ωc=1T1T2] （5）

[θP=tan-1（ωcT2）-tan-1（ωcT1）] （6）

[C2=T1T2KdKvco1+（ωcT2）2ω2N] （7）

[C1=（T2T1-1）*C2] （8）

[R=T2C1] （9）

2.3 壓控振蕩器和分頻器

環(huán)路濾波器輸出[Vctrl]作為振蕩器的控制信號，將控制信號積分并進行拉普拉斯變換，得到對應頻率的信號。定義壓控振蕩器增益為[KVCO]，則壓控振蕩器傳遞函數見式（10）。

[HVCO（s）=KVCOs] （10）

分頻器將壓控振蕩器的高頻信號分頻為低頻信號，反饋到鑒頻鑒相器中進行比較。假設分頻比為N，則分頻器傳遞函數見式（11）。

[Hdiv（s）=1N] （11）

壓控振蕩器信號經過三角函數模塊和判斷輸入符號模塊轉化為方波信號送入分頻器進行分頻，得到壓控振蕩器和分頻器模型結構如圖3所示。

3 模型仿真分析

將電荷泵鎖相環(huán)各模塊的模型連接在一起，得到整體仿真模型。將設計指標和利用設計指標計算后得到的濾波器參數等指標代入模型中，設定仿真時間長度為30 μs，進行電荷泵鎖相環(huán)的系統級仿真。仿真完成后，查看壓控振蕩器的控制電壓[Vctrl]曲線，如圖4所示。由圖4可知，該曲線約在7 μs時達到穩(wěn)定。

當壓控振蕩器的控制電壓穩(wěn)定時，參考時鐘與反饋時鐘如圖5所示。由圖5可知，參考時鐘上升沿與反饋時鐘上升沿對齊，時鐘頻率為10 MHz，鎖相環(huán)進入鎖定狀態(tài)。當鎖相環(huán)鎖定狀態(tài)時，反饋時鐘與輸出時鐘如圖6所示。由圖6可知，鎖相環(huán)成功實現25倍頻，輸出時鐘為250 MHz。

將鎖相環(huán)各參數代入噪聲傳遞函數（NTF）中，得到各模塊的噪聲傳遞函數曲線如圖7所示。其中，參考時鐘與分頻器到輸出端曲線一致（為低通）；PFD到輸出端曲線也為低通；環(huán)路濾波器到輸出端曲線為帶通；VCO到輸出端曲線為高通。

4 結語

本研究提出一種低抖動電荷泵鎖相環(huán)模型，通過分析鎖相環(huán)各模塊傳遞函數，給定相應的設計指標，對電荷泵鎖相環(huán)進行系統級建模和動態(tài)仿真。仿真完成后，對各模塊噪聲傳遞函數進行仿真，得到各模塊噪聲分布曲線圖。最終，本研究成功設計出一款參考信號頻率為10 MHz、分頻比為25、鎖定時間為7 μs的鎖相環(huán)模型。

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