摘" 要： 在基于SIP的現(xiàn)場可編程門陣列（FPGA）性能參數(shù)驗證測試時，驅(qū)動電壓測試會受到多種因素的影響，如PCB線阻、插座信號損耗以及測試溫度等，這些因素導(dǎo)致ATE測試的實測值與真實值之間存在偏差。為了提高驅(qū)動電壓的測試精度，提出一種基于卷積神經(jīng)網(wǎng)絡(luò)（CNN）與長短時記憶（LSTM）網(wǎng)絡(luò)的誤差補償方法。將PCB線長、測試溫度等參數(shù)作為特征輸入到CNN?LSTM模型中，模型經(jīng)過訓(xùn)練迭代后能夠預(yù)測出驅(qū)動電壓的誤差值；再將預(yù)測的誤差值應(yīng)用于ATE測試機中，對實測值進行補償和修正，從而使得測試結(jié)果更加接近真實值。實驗結(jié)果表明，所提方法能夠有效地減小測試誤差，提高FPGA驅(qū)動電壓測試的準確性。

關(guān)鍵詞： 驅(qū)動電壓測試； 誤差補償； 系統(tǒng)級封裝（SIP）技術(shù)； 現(xiàn)場可編程門陣列； 卷積神經(jīng)網(wǎng)絡(luò)； 長短時記憶網(wǎng)絡(luò)

中圖分類號： TN407?34" " " " " " " " " " " " " " " 文獻標識碼： A" " " " " " " " " " "文章編號： 1004?373X（2025）04?0030?04

Research on FPGA driver voltage compensation testing based on SIP

HUANG Jian， CHEN Cheng， WANG Jianchao， LI Dailin， DU Xiaodong

（China Electronic Technology Group Corporation No.58 Research Institute， Wuxi 214035， China）

Abstract： In the performance parameter verification testing of field?programmable gate arrays （FPGA） based on system in package （SIP）， the driver voltage testing is influenced by various factors， such as PCB line resistance， socket signal loss， and testing temperature， which lead to discrepancies between the measured values and the true values in automated test equipment （ATE） testing. In order to enhance the testing accuracy of the driver voltage， a method of error compensation based on convolutional neural networks （CNN） and long short?term memory （LSTM） networks is proposed. By inputting parameters such as PCB line length and testing temperature into the CNN?LSTM model， the model can predict the error value of the driver voltage after training and iteration. The predicted error value is applied to the ATE tester to compensate and correct the measured values， so as to make the testing results closer to the true values. The experimental results demonstrate the proposed method can effectively reduce testing errors and improve the accuracy of FPGA driver voltage testing.

Keywords： driver voltage testing; error compensation; system in package technology; field?programmable gate array; convolutional neural network; long short term memory network

0" 引" 言

系統(tǒng)級封裝（System in a Package， SIP）技術(shù)[1]是應(yīng)對后摩爾時代電子器件體積縮小和集成度提升的關(guān)鍵策略，這一技術(shù)路線對于推動電子設(shè)備向著多功能和小型化的方向發(fā)展具有重要意義。在信號處理系統(tǒng)領(lǐng)域，SIP技術(shù)的應(yīng)用使得設(shè)計出一種高性能的信號處理電路成為可能。與傳統(tǒng)的板級電路相比，采用SIP技術(shù)設(shè)計的電路在保持相同功能和性能水平的前提下，實現(xiàn)了體積和重量的顯著減少。這種小型化的實現(xiàn)不僅有助于提高設(shè)備的便攜性和集成度，還能夠在有限的空間內(nèi)容納更多的功能組件，從而滿足現(xiàn)代電子設(shè)備對于高性能和緊湊設(shè)計的需求。

為了滿足多樣化的設(shè)計需求，系統(tǒng)級封裝（SIP）電路設(shè)計中通常會集成多個現(xiàn)場可編程門陣列（Field?Programmable Gate Arrays， FPGA）[2?3]或其他類型的處理器裸芯。這樣的設(shè)計不僅提高了電路的靈活性和擴展性，還能夠針對特定的應(yīng)用場景進行定制和優(yōu)化，但這也大大增加了SIP的可靠性驗證[4?5]和參數(shù)性能測試的難度。傳統(tǒng)的驅(qū)動電壓測試僅在ATE測試[6?7]中配置芯片相關(guān)的驅(qū)動模式和設(shè)定相應(yīng)的參數(shù)指標，并不能精確地評估芯片在應(yīng)用場景中的電壓驅(qū)動情況。尤其在熱沖擊測試的高溫環(huán)境中，芯片端口驅(qū)動的能力往往會顯著下降，與真實值存在較大偏差，容易造成指標誤判，會增加生產(chǎn)過程中重復(fù)測試的可能性，進而導(dǎo)致測試成本上升。因此，亟需在原有測試方法上優(yōu)化改進，以實現(xiàn)基于SIP的FPGA驅(qū)動電壓正確驗證，提高測試效率。本文提出一種基于SIP的FPGA驅(qū)動電壓補償測試技術(shù)，通過卷積神經(jīng)網(wǎng)絡(luò)（CNN）與長短時記憶（LSTM）網(wǎng)絡(luò)[8?11]預(yù)測內(nèi)阻損耗，并將其引入ATE中修正驅(qū)動電壓測試，實現(xiàn)了驅(qū)動電壓補償測試，解決了SIP電路的驅(qū)動電壓測試精度不高的問題，提高了生產(chǎn)效率，降低了測試成本。

1" 驅(qū)動電壓測試原理

驅(qū)動電壓測試是電子設(shè)備和系統(tǒng)中一個重要的測試環(huán)節(jié)，其目的是驗證和確保電子組件如集成電路、FPGA等，在實際工作條件下能夠接收到正確的電壓信號，從而保證設(shè)備的正常運行和性能。本文通過改變連接到電子組件的負載，測試在不同負載條件下驅(qū)動電壓的穩(wěn)定性和響應(yīng)。以現(xiàn)場可編程門陣列（FPGA）為例，將芯片端口驅(qū)動配置為輸出狀態(tài)，施加相應(yīng)負載電流，得出驅(qū)動電壓；再與手冊參數(shù)對比，若此時的負載端口電壓低于芯片參數(shù)指標，則認為芯片端口驅(qū)動故障。假設(shè)芯片端口驅(qū)動電壓為[V]，芯片端口負載電流為[I]，芯片端口內(nèi)阻為[R]，判斷芯片故障的計算公式為：

[P=iIiR-V]" " " " " " " "（1）

2" CNN?LSTM原理

卷積神經(jīng)網(wǎng)絡(luò)（CNN）是一種深度學(xué)習(xí)架構(gòu)，它通過模擬生物神經(jīng)網(wǎng)絡(luò)中的前饋機制，利用人工神經(jīng)元對輸入數(shù)據(jù)的局部區(qū)域做出響應(yīng)。在CNN[12]中，數(shù)據(jù)首先通過一系列的卷積層，這些層通過特定的運算提取輸入數(shù)據(jù)的關(guān)鍵特征。隨著網(wǎng)絡(luò)深度的增加，每一層都能夠捕捉到更高級和更抽象的特征。CNN模型結(jié)構(gòu)如圖1所示。

卷積層的工作原理包括局部感受野、空間關(guān)系保持和權(quán)重共享三個關(guān)鍵技術(shù)。局部感受野意味著每個神經(jīng)元只關(guān)注輸入數(shù)據(jù)的一小塊區(qū)域，這樣可以有效地捕捉局部特征?？臻g關(guān)系保持技術(shù)通過調(diào)整卷積操作的步長和邊緣填充（補零），來控制輸出特征圖的空間排列。權(quán)重共享機制則進一步減少了網(wǎng)絡(luò)中的參數(shù)數(shù)量，因為在同一個卷積層中，所有神經(jīng)元使用相同的權(quán)重和偏置。通過權(quán)重共享，CNN不僅減少了模型需要學(xué)習(xí)的參數(shù)數(shù)量，從而提高了特征提取的效率，而且還使得模型能夠識別在不同位置出現(xiàn)的相同特征。這是因為卷積層中的神經(jīng)元可以重復(fù)使用相同的權(quán)重來識別特征，而不必關(guān)心這些特征在輸入數(shù)據(jù)中的具體位置。

長短時記憶（Long Short?Term Memory， LSTM）網(wǎng)絡(luò)[13]是一種時間遞歸網(wǎng)絡(luò)，它在循環(huán)神經(jīng)網(wǎng)絡(luò)（Recurrent Neural Network， RNN）的基礎(chǔ)上進行了改進，有效地克服了標準RNN在處理長序列時遇到的梯度消失和梯度爆炸問題，同時能夠更加準確地捕捉序列中的長期依賴關(guān)系。LSTM模型結(jié)構(gòu)如圖2所示。

LSTM模型的核心原理由遺忘門、輸入門、單元狀態(tài)和輸出門四部分組成。遺忘門負責決定哪些信息應(yīng)該從細胞狀態(tài)中被遺忘或丟棄，以避免無關(guān)信息的長期保留；輸入門則控制著新的輸入信息中有多少應(yīng)該被添加到細胞狀態(tài)中，從而更新網(wǎng)絡(luò)的內(nèi)部記憶；細胞狀態(tài)是LSTM的內(nèi)部存儲單元，它保存了網(wǎng)絡(luò)的長期記憶，并且通過遺忘門和輸入門的調(diào)節(jié)進行更新；最后，輸出門基于細胞狀態(tài)生成網(wǎng)絡(luò)的最終輸出，反映整個序列處理后的結(jié)果。

3" 驅(qū)動補償策略研究

3.1" 測試模型構(gòu)建

基于前述原理，該驅(qū)動電壓測試補償由CNN?LSTM模型擬合和ATE測試實時修正兩個部分組成。

CNN?LSTM模型擬合主要負責導(dǎo)出補償權(quán)重和預(yù)測出實際內(nèi)阻損耗。ATE測試實時修正部分則將CNN?LSTM模型得出的結(jié)果應(yīng)用到SIP芯片驅(qū)動電壓測試中，通過實時優(yōu)化和調(diào)整測量值，從而實現(xiàn)在線補償?shù)牟呗浴?/p>

3.2" CNN?LSTM模型設(shè)計

SIP電路的驅(qū)動電壓測試通常受到多個因素的影響，如溫度、PCB線長、導(dǎo)線材料密度等。因此，基于上述的影響因素，以硬件內(nèi)阻損耗為目標值，整理出適合于CNN?LSTM模型的數(shù)據(jù)集，訓(xùn)練集與測試集按照8∶2的比例劃分。然后將數(shù)據(jù)進行預(yù)處理和歸一化處理，對處理完成后的數(shù)據(jù)進行切片操作，對特征數(shù)據(jù)添加時間步長，時間步長即為熱沖擊設(shè)備將SIP芯片從低溫到高溫緩慢升溫的等待時間。數(shù)據(jù)預(yù)處理完成后，再輸入到CNN模型中訓(xùn)練，從而得到分量的特征。驅(qū)動電壓補償流程如圖3所示。為了避免數(shù)據(jù)過擬合，卷積輸入通道為64，卷積核尺寸為3。將得到的特征值與對應(yīng)的時間特征相結(jié)合，輸入到LSTM模型中再次訓(xùn)練，實現(xiàn)對驅(qū)動電壓測試的內(nèi)阻損耗預(yù)測。其中，模型訓(xùn)練使用均方誤差作為模型的損失函數(shù)，采用Adam作為模型的優(yōu)化器，迭代次數(shù)為3 000。

3.3" ATE在線補償設(shè)計

SIP芯片通過ATE測試機對檢測的管腳施加對應(yīng)的測試條件，同時ATE利用模型獲得的預(yù)測值生成ATE測試機器所能識別的測試向量。其中，SIP芯片測試硬件設(shè)計如圖4所示。

通過ATE測試機將實測值與預(yù)測值的測試向量相結(jié)合，以完成修正測試值；并將結(jié)果與手冊判斷對比，從而篩選出SIP合格電路。假設(shè)芯片端口無負載驅(qū)動電壓為[V1]，芯片端口負載電流為[I]，芯片驅(qū)動端口內(nèi)阻為[R1]，內(nèi)阻損耗預(yù)測值為[R2]，則當前芯片負載下的驅(qū)動電壓補償公式為：

[V2=V1-IR1+IR2]" " " " " " （2）

4" 實驗與分析

按照上述原理與設(shè)計，采用Python 2.7軟件和TensorFlow 2.6對CNN?LSTM模型進行了搭建與仿真，以驗證預(yù)測模型的準確性。ATE在線補償部分則采用Redhat 5.0系統(tǒng)對SIP芯片進行驅(qū)動電壓測試。通過實驗可以得出，測試樣本的預(yù)測結(jié)果絕對平均誤差（MAE）為0.5，均方根誤差（MSE）為0.03。圖5為內(nèi)阻損耗的預(yù)測值與真實值對比結(jié)果。

圖5曲線擬合程度驗證了本文算法能準確地預(yù)測出內(nèi)阻損耗。表1為SIP電路不同驅(qū)動模式下的電壓值對比，表2為SIP電路測試隨溫度變化的驅(qū)動電壓值對比。由表可知，本文方法更接近實裝測試值。綜上所述，通過本文算法提升了SIP電路驅(qū)動電壓ATE測試的準確性，進一步提高了芯片量產(chǎn)篩選的效率。

5" 結(jié)" 論

SIP電路測試復(fù)雜度極高，驅(qū)動性能是SIP電路測試的重要指標。本文提出了一種基于SIP的FPGA驅(qū)動電壓補償測試技術(shù)，該技術(shù)采用卷積神經(jīng)網(wǎng)絡(luò)與長短時記憶網(wǎng)絡(luò)（CNN?LSTM）的混合模型對硬件的內(nèi)阻損耗進行預(yù)測。通過上述模型可以精確地估計出在測試過程中可能發(fā)生的內(nèi)阻損耗，并將預(yù)測結(jié)果實時地反饋到自動化測試設(shè)備中，從而對驅(qū)動電壓進行動態(tài)調(diào)整，并確保測試值更加接近芯片在實際工作條件下的驅(qū)動電壓水平。該方法能極大地提高SIP電路芯片驅(qū)動的測試精度，有效減少了因測試誤差導(dǎo)致的生產(chǎn)復(fù)測次數(shù)，實現(xiàn)了測試效率的提升。這一技術(shù)的應(yīng)用有望在電子測試領(lǐng)域帶來顯著的效益提升，推動產(chǎn)業(yè)向更高質(zhì)量標準邁進。

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作者簡介：黃" ?。?994—），男，江蘇鹽城人，碩士研究生，主要研究方向為集成電路測試技術(shù)。