摘" 要： 在基于SIP的現(xiàn)場(chǎng)可編程門陣列（FPGA）性能參數(shù)驗(yàn)證測(cè)試時(shí)，驅(qū)動(dòng)電壓測(cè)試會(huì)受到多種因素的影響，如PCB線阻、插座信號(hào)損耗以及測(cè)試溫度等，這些因素導(dǎo)致ATE測(cè)試的實(shí)測(cè)值與真實(shí)值之間存在偏差。為了提高驅(qū)動(dòng)電壓的測(cè)試精度，提出一種基于卷積神經(jīng)網(wǎng)絡(luò)（CNN）與長(zhǎng)短時(shí)記憶（LSTM）網(wǎng)絡(luò)的誤差補(bǔ)償方法。將PCB線長(zhǎng)、測(cè)試溫度等參數(shù)作為特征輸入到CNN?LSTM模型中，模型經(jīng)過(guò)訓(xùn)練迭代后能夠預(yù)測(cè)出驅(qū)動(dòng)電壓的誤差值；再將預(yù)測(cè)的誤差值應(yīng)用于ATE測(cè)試機(jī)中，對(duì)實(shí)測(cè)值進(jìn)行補(bǔ)償和修正，從而使得測(cè)試結(jié)果更加接近真實(shí)值。實(shí)驗(yàn)結(jié)果表明，所提方法能夠有效地減小測(cè)試誤差，提高FPGA驅(qū)動(dòng)電壓測(cè)試的準(zhǔn)確性。

關(guān)鍵詞： 驅(qū)動(dòng)電壓測(cè)試； 誤差補(bǔ)償； 系統(tǒng)級(jí)封裝（SIP）技術(shù)； 現(xiàn)場(chǎng)可編程門陣列； 卷積神經(jīng)網(wǎng)絡(luò)； 長(zhǎng)短時(shí)記憶網(wǎng)絡(luò)

中圖分類號(hào)： TN407?34" " " " " " " " " " " " " " " 文獻(xiàn)標(biāo)識(shí)碼： A" " " " " " " " " " "文章編號(hào)： 1004?373X（2025）04?0030?04

Research on FPGA driver voltage compensation testing based on SIP

HUANG Jian， CHEN Cheng， WANG Jianchao， LI Dailin， DU Xiaodong

（China Electronic Technology Group Corporation No.58 Research Institute， Wuxi 214035， China）

Abstract： In the performance parameter verification testing of field?programmable gate arrays （FPGA） based on system in package （SIP）， the driver voltage testing is influenced by various factors， such as PCB line resistance， socket signal loss， and testing temperature， which lead to discrepancies between the measured values and the true values in automated test equipment （ATE） testing. In order to enhance the testing accuracy of the driver voltage， a method of error compensation based on convolutional neural networks （CNN） and long short?term memory （LSTM） networks is proposed. By inputting parameters such as PCB line length and testing temperature into the CNN?LSTM model， the model can predict the error value of the driver voltage after training and iteration. The predicted error value is applied to the ATE tester to compensate and correct the measured values， so as to make the testing results closer to the true values. The experimental results demonstrate the proposed method can effectively reduce testing errors and improve the accuracy of FPGA driver voltage testing.

Keywords： driver voltage testing; error compensation; system in package technology; field?programmable gate array; convolutional neural network; long short term memory network

0" 引" 言

系統(tǒng)級(jí)封裝（System in a Package， SIP）技術(shù)[1]是應(yīng)對(duì)后摩爾時(shí)代電子器件體積縮小和集成度提升的關(guān)鍵策略，這一技術(shù)路線對(duì)于推動(dòng)電子設(shè)備向著多功能和小型化的方向發(fā)展具有重要意義。在信號(hào)處理系統(tǒng)領(lǐng)域，SIP技術(shù)的應(yīng)用使得設(shè)計(jì)出一種高性能的信號(hào)處理電路成為可能。與傳統(tǒng)的板級(jí)電路相比，采用SIP技術(shù)設(shè)計(jì)的電路在保持相同功能和性能水平的前提下，實(shí)現(xiàn)了體積和重量的顯著減少。這種小型化的實(shí)現(xiàn)不僅有助于提高設(shè)備的便攜性和集成度，還能夠在有限的空間內(nèi)容納更多的功能組件，從而滿足現(xiàn)代電子設(shè)備對(duì)于高性能和緊湊設(shè)計(jì)的需求。

為了滿足多樣化的設(shè)計(jì)需求，系統(tǒng)級(jí)封裝（SIP）電路設(shè)計(jì)中通常會(huì)集成多個(gè)現(xiàn)場(chǎng)可編程門陣列（Field?Programmable Gate Arrays， FPGA）[2?3]或其他類型的處理器裸芯。這樣的設(shè)計(jì)不僅提高了電路的靈活性和擴(kuò)展性，還能夠針對(duì)特定的應(yīng)用場(chǎng)景進(jìn)行定制和優(yōu)化，但這也大大增加了SIP的可靠性驗(yàn)證[4?5]和參數(shù)性能測(cè)試的難度。傳統(tǒng)的驅(qū)動(dòng)電壓測(cè)試僅在ATE測(cè)試[6?7]中配置芯片相關(guān)的驅(qū)動(dòng)模式和設(shè)定相應(yīng)的參數(shù)指標(biāo)，并不能精確地評(píng)估芯片在應(yīng)用場(chǎng)景中的電壓驅(qū)動(dòng)情況。尤其在熱沖擊測(cè)試的高溫環(huán)境中，芯片端口驅(qū)動(dòng)的能力往往會(huì)顯著下降，與真實(shí)值存在較大偏差，容易造成指標(biāo)誤判，會(huì)增加生產(chǎn)過(guò)程中重復(fù)測(cè)試的可能性，進(jìn)而導(dǎo)致測(cè)試成本上升。因此，亟需在原有測(cè)試方法上優(yōu)化改進(jìn)，以實(shí)現(xiàn)基于SIP的FPGA驅(qū)動(dòng)電壓正確驗(yàn)證，提高測(cè)試效率。本文提出一種基于SIP的FPGA驅(qū)動(dòng)電壓補(bǔ)償測(cè)試技術(shù)，通過(guò)卷積神經(jīng)網(wǎng)絡(luò)（CNN）與長(zhǎng)短時(shí)記憶（LSTM）網(wǎng)絡(luò)[8?11]預(yù)測(cè)內(nèi)阻損耗，并將其引入ATE中修正驅(qū)動(dòng)電壓測(cè)試，實(shí)現(xiàn)了驅(qū)動(dòng)電壓補(bǔ)償測(cè)試，解決了SIP電路的驅(qū)動(dòng)電壓測(cè)試精度不高的問(wèn)題，提高了生產(chǎn)效率，降低了測(cè)試成本。

1" 驅(qū)動(dòng)電壓測(cè)試原理

驅(qū)動(dòng)電壓測(cè)試是電子設(shè)備和系統(tǒng)中一個(gè)重要的測(cè)試環(huán)節(jié)，其目的是驗(yàn)證和確保電子組件如集成電路、FPGA等，在實(shí)際工作條件下能夠接收到正確的電壓信號(hào)，從而保證設(shè)備的正常運(yùn)行和性能。本文通過(guò)改變連接到電子組件的負(fù)載，測(cè)試在不同負(fù)載條件下驅(qū)動(dòng)電壓的穩(wěn)定性和響應(yīng)。以現(xiàn)場(chǎng)可編程門陣列（FPGA）為例，將芯片端口驅(qū)動(dòng)配置為輸出狀態(tài)，施加相應(yīng)負(fù)載電流，得出驅(qū)動(dòng)電壓；再與手冊(cè)參數(shù)對(duì)比，若此時(shí)的負(fù)載端口電壓低于芯片參數(shù)指標(biāo)，則認(rèn)為芯片端口驅(qū)動(dòng)故障。假設(shè)芯片端口驅(qū)動(dòng)電壓為[V]，芯片端口負(fù)載電流為[I]，芯片端口內(nèi)阻為[R]，判斷芯片故障的計(jì)算公式為：

[P=iIiR-V]" " " " " " " "（1）

2" CNN?LSTM原理

卷積神經(jīng)網(wǎng)絡(luò)（CNN）是一種深度學(xué)習(xí)架構(gòu)，它通過(guò)模擬生物神經(jīng)網(wǎng)絡(luò)中的前饋機(jī)制，利用人工神經(jīng)元對(duì)輸入數(shù)據(jù)的局部區(qū)域做出響應(yīng)。在CNN[12]中，數(shù)據(jù)首先通過(guò)一系列的卷積層，這些層通過(guò)特定的運(yùn)算提取輸入數(shù)據(jù)的關(guān)鍵特征。隨著網(wǎng)絡(luò)深度的增加，每一層都能夠捕捉到更高級(jí)和更抽象的特征。CNN模型結(jié)構(gòu)如圖1所示。

卷積層的工作原理包括局部感受野、空間關(guān)系保持和權(quán)重共享三個(gè)關(guān)鍵技術(shù)。局部感受野意味著每個(gè)神經(jīng)元只關(guān)注輸入數(shù)據(jù)的一小塊區(qū)域，這樣可以有效地捕捉局部特征?？臻g關(guān)系保持技術(shù)通過(guò)調(diào)整卷積操作的步長(zhǎng)和邊緣填充（補(bǔ)零），來(lái)控制輸出特征圖的空間排列。權(quán)重共享機(jī)制則進(jìn)一步減少了網(wǎng)絡(luò)中的參數(shù)數(shù)量，因?yàn)樵谕粋€(gè)卷積層中，所有神經(jīng)元使用相同的權(quán)重和偏置。通過(guò)權(quán)重共享，CNN不僅減少了模型需要學(xué)習(xí)的參數(shù)數(shù)量，從而提高了特征提取的效率，而且還使得模型能夠識(shí)別在不同位置出現(xiàn)的相同特征。這是因?yàn)榫矸e層中的神經(jīng)元可以重復(fù)使用相同的權(quán)重來(lái)識(shí)別特征，而不必關(guān)心這些特征在輸入數(shù)據(jù)中的具體位置。

長(zhǎng)短時(shí)記憶（Long Short?Term Memory， LSTM）網(wǎng)絡(luò)[13]是一種時(shí)間遞歸網(wǎng)絡(luò)，它在循環(huán)神經(jīng)網(wǎng)絡(luò)（Recurrent Neural Network， RNN）的基礎(chǔ)上進(jìn)行了改進(jìn)，有效地克服了標(biāo)準(zhǔn)RNN在處理長(zhǎng)序列時(shí)遇到的梯度消失和梯度爆炸問(wèn)題，同時(shí)能夠更加準(zhǔn)確地捕捉序列中的長(zhǎng)期依賴關(guān)系。LSTM模型結(jié)構(gòu)如圖2所示。

LSTM模型的核心原理由遺忘門、輸入門、單元狀態(tài)和輸出門四部分組成。遺忘門負(fù)責(zé)決定哪些信息應(yīng)該從細(xì)胞狀態(tài)中被遺忘或丟棄，以避免無(wú)關(guān)信息的長(zhǎng)期保留；輸入門則控制著新的輸入信息中有多少應(yīng)該被添加到細(xì)胞狀態(tài)中，從而更新網(wǎng)絡(luò)的內(nèi)部記憶；細(xì)胞狀態(tài)是LSTM的內(nèi)部存儲(chǔ)單元，它保存了網(wǎng)絡(luò)的長(zhǎng)期記憶，并且通過(guò)遺忘門和輸入門的調(diào)節(jié)進(jìn)行更新；最后，輸出門基于細(xì)胞狀態(tài)生成網(wǎng)絡(luò)的最終輸出，反映整個(gè)序列處理后的結(jié)果。

3" 驅(qū)動(dòng)補(bǔ)償策略研究

3.1" 測(cè)試模型構(gòu)建

基于前述原理，該驅(qū)動(dòng)電壓測(cè)試補(bǔ)償由CNN?LSTM模型擬合和ATE測(cè)試實(shí)時(shí)修正兩個(gè)部分組成。

CNN?LSTM模型擬合主要負(fù)責(zé)導(dǎo)出補(bǔ)償權(quán)重和預(yù)測(cè)出實(shí)際內(nèi)阻損耗。ATE測(cè)試實(shí)時(shí)修正部分則將CNN?LSTM模型得出的結(jié)果應(yīng)用到SIP芯片驅(qū)動(dòng)電壓測(cè)試中，通過(guò)實(shí)時(shí)優(yōu)化和調(diào)整測(cè)量值，從而實(shí)現(xiàn)在線補(bǔ)償?shù)牟呗浴?/p>

3.2" CNN?LSTM模型設(shè)計(jì)

SIP電路的驅(qū)動(dòng)電壓測(cè)試通常受到多個(gè)因素的影響，如溫度、PCB線長(zhǎng)、導(dǎo)線材料密度等。因此，基于上述的影響因素，以硬件內(nèi)阻損耗為目標(biāo)值，整理出適合于CNN?LSTM模型的數(shù)據(jù)集，訓(xùn)練集與測(cè)試集按照8∶2的比例劃分。然后將數(shù)據(jù)進(jìn)行預(yù)處理和歸一化處理，對(duì)處理完成后的數(shù)據(jù)進(jìn)行切片操作，對(duì)特征數(shù)據(jù)添加時(shí)間步長(zhǎng)，時(shí)間步長(zhǎng)即為熱沖擊設(shè)備將SIP芯片從低溫到高溫緩慢升溫的等待時(shí)間。數(shù)據(jù)預(yù)處理完成后，再輸入到CNN模型中訓(xùn)練，從而得到分量的特征。驅(qū)動(dòng)電壓補(bǔ)償流程如圖3所示。為了避免數(shù)據(jù)過(guò)擬合，卷積輸入通道為64，卷積核尺寸為3。將得到的特征值與對(duì)應(yīng)的時(shí)間特征相結(jié)合，輸入到LSTM模型中再次訓(xùn)練，實(shí)現(xiàn)對(duì)驅(qū)動(dòng)電壓測(cè)試的內(nèi)阻損耗預(yù)測(cè)。其中，模型訓(xùn)練使用均方誤差作為模型的損失函數(shù)，采用Adam作為模型的優(yōu)化器，迭代次數(shù)為3 000。

3.3" ATE在線補(bǔ)償設(shè)計(jì)

SIP芯片通過(guò)ATE測(cè)試機(jī)對(duì)檢測(cè)的管腳施加對(duì)應(yīng)的測(cè)試條件，同時(shí)ATE利用模型獲得的預(yù)測(cè)值生成ATE測(cè)試機(jī)器所能識(shí)別的測(cè)試向量。其中，SIP芯片測(cè)試硬件設(shè)計(jì)如圖4所示。

通過(guò)ATE測(cè)試機(jī)將實(shí)測(cè)值與預(yù)測(cè)值的測(cè)試向量相結(jié)合，以完成修正測(cè)試值；并將結(jié)果與手冊(cè)判斷對(duì)比，從而篩選出SIP合格電路。假設(shè)芯片端口無(wú)負(fù)載驅(qū)動(dòng)電壓為[V1]，芯片端口負(fù)載電流為[I]，芯片驅(qū)動(dòng)端口內(nèi)阻為[R1]，內(nèi)阻損耗預(yù)測(cè)值為[R2]，則當(dāng)前芯片負(fù)載下的驅(qū)動(dòng)電壓補(bǔ)償公式為：

[V2=V1-IR1+IR2]" " " " " " （2）

4" 實(shí)驗(yàn)與分析

按照上述原理與設(shè)計(jì)，采用Python 2.7軟件和TensorFlow 2.6對(duì)CNN?LSTM模型進(jìn)行了搭建與仿真，以驗(yàn)證預(yù)測(cè)模型的準(zhǔn)確性。ATE在線補(bǔ)償部分則采用Redhat 5.0系統(tǒng)對(duì)SIP芯片進(jìn)行驅(qū)動(dòng)電壓測(cè)試。通過(guò)實(shí)驗(yàn)可以得出，測(cè)試樣本的預(yù)測(cè)結(jié)果絕對(duì)平均誤差（MAE）為0.5，均方根誤差（MSE）為0.03。圖5為內(nèi)阻損耗的預(yù)測(cè)值與真實(shí)值對(duì)比結(jié)果。

圖5曲線擬合程度驗(yàn)證了本文算法能準(zhǔn)確地預(yù)測(cè)出內(nèi)阻損耗。表1為SIP電路不同驅(qū)動(dòng)模式下的電壓值對(duì)比，表2為SIP電路測(cè)試隨溫度變化的驅(qū)動(dòng)電壓值對(duì)比。由表可知，本文方法更接近實(shí)裝測(cè)試值。綜上所述，通過(guò)本文算法提升了SIP電路驅(qū)動(dòng)電壓ATE測(cè)試的準(zhǔn)確性，進(jìn)一步提高了芯片量產(chǎn)篩選的效率。

5" 結(jié)" 論

SIP電路測(cè)試復(fù)雜度極高，驅(qū)動(dòng)性能是SIP電路測(cè)試的重要指標(biāo)。本文提出了一種基于SIP的FPGA驅(qū)動(dòng)電壓補(bǔ)償測(cè)試技術(shù)，該技術(shù)采用卷積神經(jīng)網(wǎng)絡(luò)與長(zhǎng)短時(shí)記憶網(wǎng)絡(luò)（CNN?LSTM）的混合模型對(duì)硬件的內(nèi)阻損耗進(jìn)行預(yù)測(cè)。通過(guò)上述模型可以精確地估計(jì)出在測(cè)試過(guò)程中可能發(fā)生的內(nèi)阻損耗，并將預(yù)測(cè)結(jié)果實(shí)時(shí)地反饋到自動(dòng)化測(cè)試設(shè)備中，從而對(duì)驅(qū)動(dòng)電壓進(jìn)行動(dòng)態(tài)調(diào)整，并確保測(cè)試值更加接近芯片在實(shí)際工作條件下的驅(qū)動(dòng)電壓水平。該方法能極大地提高SIP電路芯片驅(qū)動(dòng)的測(cè)試精度，有效減少了因測(cè)試誤差導(dǎo)致的生產(chǎn)復(fù)測(cè)次數(shù)，實(shí)現(xiàn)了測(cè)試效率的提升。這一技術(shù)的應(yīng)用有望在電子測(cè)試領(lǐng)域帶來(lái)顯著的效益提升，推動(dòng)產(chǎn)業(yè)向更高質(zhì)量標(biāo)準(zhǔn)邁進(jìn)。

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作者簡(jiǎn)介：黃" ?。?994—），男，江蘇鹽城人，碩士研究生，主要研究方向?yàn)榧呻娐窚y(cè)試技術(shù)。