李宇飛，馬秀碧，冉萬(wàn)寧

（中科芯集成電路有限公司，江蘇無(wú)錫 214072）

1 引言

隨著電子技術(shù)的快速發(fā)展，通信速率急劇增大。光纖通信技術(shù)以其極快的傳輸速率、極強(qiáng)的抗干擾能力和更低的建設(shè)成本，短短數(shù)年間在大部分國(guó)家被廣泛推廣和普及，并成為了主流的通信傳輸技術(shù)[1-2]。其中，高速PCB 的設(shè)計(jì)成了影響光纖通信產(chǎn)品性能以及穩(wěn)定性的關(guān)鍵因素。

在高速PCB 設(shè)計(jì)當(dāng)中，PCB 走線、器件布局、疊層設(shè)置等都會(huì)造成信號(hào)完整性問(wèn)題[3-5]。相較于傳統(tǒng)的只憑儀表儀器待制版后進(jìn)行測(cè)量的方法，基于信號(hào)完整性的設(shè)計(jì)在布線過(guò)程中增加了仿真的驗(yàn)證，大大提高了設(shè)計(jì)的效率與成功率。

本文針對(duì)一款成熟的光纖通信產(chǎn)品在實(shí)際使用過(guò)程中提出的改進(jìn)需求，在不改變?cè)衅骷x型和整體布局的情況下，重新對(duì)高速鏈路的布線進(jìn)行設(shè)計(jì)以滿(mǎn)足改進(jìn)需求，設(shè)計(jì)過(guò)程中進(jìn)行了仿真驗(yàn)證，經(jīng)最終投板測(cè)試達(dá)到了改進(jìn)目標(biāo)。

2 萬(wàn)兆以太網(wǎng)卡

本文使用的萬(wàn)兆以太網(wǎng)卡是本公司設(shè)計(jì)生產(chǎn)的一款光纖通信產(chǎn)品，該板卡用于萬(wàn)兆網(wǎng)絡(luò)數(shù)據(jù)的處理與傳輸。萬(wàn)兆以太網(wǎng)卡基于FPGA 中間層板卡（FMC），引腳定義符合高引腳計(jì)數(shù)（HPC）標(biāo)準(zhǔn)。單板集成了1 片XC7K325T 最小系統(tǒng)以及2 個(gè)單路光收發(fā)一體模塊（最多可支持4 個(gè)光模塊），數(shù)據(jù)傳輸速率高達(dá)10 Gbit/s[6]，外圍硬件資源還有PRO_CLK 時(shí)鐘模塊、調(diào)試JTAG、調(diào)試串口RS232、FPGA 配置芯片QSPI Flash 和配置存儲(chǔ)EEPROM 等。該網(wǎng)卡以其穩(wěn)定、高速的傳輸速率和較低的誤碼率（BER）受到用戶(hù)的肯定，目前已實(shí)現(xiàn)小批量生產(chǎn)。

3 萬(wàn)兆以太網(wǎng)卡改進(jìn)設(shè)計(jì)

萬(wàn)兆以太網(wǎng)卡遵循FMC 標(biāo)準(zhǔn)而設(shè)計(jì)，可作為一款通用產(chǎn)品供有大數(shù)據(jù)量通信要求的用戶(hù)使用。在市場(chǎng)調(diào)研中得知有些用戶(hù)有光纖通信需求，但該用戶(hù)載板FMC 連接器高度較網(wǎng)卡設(shè)計(jì)值小1 mm，這就造成網(wǎng)卡光模塊與用戶(hù)載板干涉，無(wú)法安裝。解決干涉問(wèn)題有兩種方案：一是選用性能參數(shù)相同、高度小1 mm的光模塊；二是將光模塊處的PCB 做薄1 mm，同時(shí)優(yōu)化周?chē)€路。考慮到改進(jìn)周期、物料成本等因素，最終決定采用第二種方案。

改進(jìn)后的網(wǎng)卡需要將光模塊周?chē)腜CB 減薄，而原PCB 僅為1.6 mm，疊層數(shù)僅有10 層。因此，需要先增加PCB 板的厚度和疊層數(shù)量，以方便后續(xù)布線工作。改進(jìn)方案中，將PCB 疊層數(shù)量從10 層增加到16層，將PCB 板厚度從1.6 mm 增加到2.2 mm。在此基礎(chǔ)上，將光模塊周?chē)牟糠諴CB 減薄1 mm，并將疊層數(shù)量減少到8 層，以達(dá)到改進(jìn)目標(biāo)。同時(shí)，針對(duì)光模塊周?chē)娐纷鲞m應(yīng)性更改，其中包括速度最快的光纖通信鏈路，其最大速率高達(dá)10 Gbit/s，奈奎斯特頻率為5.16 GHz。由于光模塊周?chē)鷾p薄，去耦電容需重新布局，考慮到高速電路信號(hào)完整性涉及的衰減、反射、振鈴、碼間干擾等問(wèn)題，改進(jìn)后的鏈路應(yīng)最大限度地保持原鏈路狀態(tài)。

改進(jìn)前后走線對(duì)比如圖1 所示，對(duì)于TX 信號(hào)，改進(jìn)前的走線長(zhǎng)度為68.300 6 mm，連接關(guān)系為：FPGA→過(guò)孔→第8 層傳輸線→過(guò)孔→去耦電容→光模塊。改進(jìn)后的走線長(zhǎng)度為71.526 4 mm，連接關(guān)系為：FPGA→過(guò)孔→第14 層傳輸線→過(guò)孔→去耦電容→過(guò)孔→光模塊。對(duì)于RX 信號(hào)，改進(jìn)前走線長(zhǎng)度為71.323 2 mm，連接關(guān)系為：光模塊→過(guò)孔→第6 層傳輸線→過(guò)孔→去耦電容→過(guò)孔→第6 層傳輸線→過(guò)孔→FPGA。改進(jìn)后的走線長(zhǎng)度為71.501 mm，連接關(guān)系為：光模塊→過(guò)孔→第12 層傳輸線→過(guò)孔→去耦電容→過(guò)孔→底層傳輸線→過(guò)孔→FPGA。改進(jìn)后高速鏈路焊盤(pán)大小、過(guò)孔大小、阻抗都與改進(jìn)前的鏈路保持一致。

圖1 改進(jìn)前后走線對(duì)比

4 信號(hào)完整性仿真分析

萬(wàn)兆以太網(wǎng)卡改進(jìn)設(shè)計(jì)需解決高速鏈路的信號(hào)完整性問(wèn)題，本文通過(guò)仿真工具在制版前對(duì)關(guān)鍵信號(hào)進(jìn)行仿真分析，力求將設(shè)計(jì)風(fēng)險(xiǎn)降到最低，縮短改進(jìn)設(shè)計(jì)周期。在仿真正式實(shí)施之前，需要準(zhǔn)備各種參數(shù)準(zhǔn)確的電路模型。目前針對(duì)板級(jí)各元素的模型種類(lèi)有很多，包括以IBIS 為代表的電工學(xué)特性模型，以SPICE 為代表的工作原理模型、以S 參數(shù)為代表的頻域模型。IBIS 模型的優(yōu)點(diǎn)是建模方便，節(jié)約資源，適用范圍廣泛；SPICE 模型則在計(jì)算精度方面有較大優(yōu)勢(shì)，但模型復(fù)雜，計(jì)算時(shí)間長(zhǎng)；S 參數(shù)模型通常用于描述無(wú)源線性網(wǎng)絡(luò)[7]。本文對(duì)仿真模型的建模采用的是分而治之的方式，對(duì)高速鏈路上的芯片、傳輸線、電容等分別建立等效的電路模型，最終將各部分進(jìn)行級(jí)聯(lián)。XC7K325T 采用Xilinx 官方網(wǎng)站下載的IBIS 模型，去耦電容模型采用村田公司提供的S 參數(shù)模型。由于光模塊廠家無(wú)法提供相應(yīng)的模型，且萬(wàn)兆以太網(wǎng)卡改進(jìn)前后光模塊未做更換，本文在仿真時(shí)準(zhǔn)備了多個(gè)連接器的模型，通過(guò)對(duì)比仿真結(jié)果與實(shí)測(cè)眼圖，選取仿真結(jié)果最為接近的連接器的模型替代光模塊模型。通過(guò)PCB 走線、提取相應(yīng)的過(guò)孔S 參數(shù)，建立萬(wàn)兆以太網(wǎng)卡高速串行鏈路仿真模型，結(jié)果如圖2 所示，信號(hào)由FPGA 發(fā)出，經(jīng)PCB 上的TX 走線至光模塊的TX 端，進(jìn)行光/電轉(zhuǎn)換后，又從光模塊的RX 端進(jìn)入PCB 板的RX 走線，最后進(jìn)入FPGA。

圖2 萬(wàn)兆以太網(wǎng)卡高速串行鏈路仿真模型

根據(jù)萬(wàn)兆以太網(wǎng)卡實(shí)際使用情況設(shè)置激勵(lì)特性，速率為10 Gbit/s，數(shù)據(jù)模式為隨機(jī)，編碼類(lèi)型為8 B/10 B。改進(jìn)前實(shí)測(cè)眼圖與仿真眼圖對(duì)比結(jié)果如圖3 所示，從圖3 可以看出，改進(jìn)前實(shí)測(cè)眼圖與仿真眼圖的眼高相當(dāng)，仿真眼圖眼寬略寬于實(shí)測(cè)眼圖，兩者眼圖的張開(kāi)程度相當(dāng)，信號(hào)質(zhì)量相當(dāng)。從仿真結(jié)果來(lái)看，模型的精度滿(mǎn)足仿真分析的要求，可以用于萬(wàn)兆以太網(wǎng)卡的改進(jìn)仿真。

圖3 改進(jìn)前實(shí)測(cè)眼圖與仿真眼圖對(duì)比結(jié)果

按照改進(jìn)后的方案建立仿真模型，改進(jìn)后仿真眼圖如圖4 所示。從圖4 可以看出，改進(jìn)后眼圖眼寬與改進(jìn)前相當(dāng)，眼高較改進(jìn)前低，改進(jìn)后眼圖的張開(kāi)程度較小，信號(hào)質(zhì)量較差，PCB 改進(jìn)方案需優(yōu)化。

圖4 改進(jìn)后仿真眼圖

5 改進(jìn)方案的優(yōu)化設(shè)計(jì)

由信號(hào)完整性理論可知，一條鏈路的好壞是由主鏈路的插入損耗、回波損耗和周?chē)盘?hào)對(duì)主鏈路的串?dāng)_決定的。所以本次優(yōu)化的目標(biāo)是減少鏈路插入損耗、回波損耗，減少周?chē)溌穼?duì)主鏈路的串?dāng)_。

全鏈路的插入損耗由走線、過(guò)孔、連接器和電容等造成，改進(jìn)方案的信號(hào)走線以最短原則為準(zhǔn)，且與原方案長(zhǎng)度相當(dāng)，無(wú)優(yōu)化空間；連接器、電容為鏈路必需且未更換，無(wú)優(yōu)化空間；過(guò)孔數(shù)量、層疊與原方案不同，有優(yōu)化空間。

過(guò)孔是PCB 上的一個(gè)重要的阻抗不連續(xù)點(diǎn)[8]。它的存在會(huì)對(duì)高速信號(hào)的傳輸產(chǎn)生影響，包括信號(hào)上升時(shí)間延長(zhǎng)、傳播速度減慢等。這是由過(guò)孔的寄生電容和電感所導(dǎo)致的。

過(guò)孔的寄生電容C 可以通過(guò)式（1）進(jìn)行估算，

其中：K 為常數(shù)，與電路板的厚度和介電常數(shù)相關(guān)；D1為焊盤(pán)直徑；D2為反焊盤(pán)直徑。

過(guò)孔的寄生電感L 可以通過(guò)式（2）進(jìn)行估算，

其中：h 為過(guò)孔長(zhǎng)度；d 為過(guò)孔直徑[8]。

通過(guò)式（1）（2）可以看出，過(guò)孔的寄生電容與反焊盤(pán)直徑、焊盤(pán)直徑、印刷板參數(shù)相關(guān)；過(guò)孔的寄生電感與過(guò)孔長(zhǎng)度和過(guò)孔直徑相關(guān)，可以通過(guò)優(yōu)化過(guò)孔結(jié)構(gòu)來(lái)降低過(guò)孔長(zhǎng)度和過(guò)孔直徑對(duì)寄生電感的影響。同時(shí)，過(guò)孔殘樁（為過(guò)孔中不用于連接信號(hào)線的部分）會(huì)增加過(guò)孔的寄生效應(yīng)，使得阻抗突變更為明顯，信號(hào)的衰減增大[9-10]。因此，在高速PCB 設(shè)計(jì)中，為保證信號(hào)傳輸質(zhì)量，應(yīng)盡量減少使用不必要的過(guò)孔。選擇過(guò)孔時(shí)，應(yīng)盡量使孔徑較小、焊盤(pán)尺寸較小、反焊盤(pán)尺寸較大，同時(shí)去掉非功能焊盤(pán)，選擇不帶過(guò)孔殘樁或使過(guò)孔殘樁盡可能短。

基于以上思路對(duì)改進(jìn)方案進(jìn)行優(yōu)化：RX 鏈路去耦電容放置在頂層，導(dǎo)致增加一個(gè)過(guò)孔，因此將去耦電容放置于底層以減少過(guò)孔；減小TX、RX 鏈路過(guò)孔的孔徑，由0.254 mm 減小到0.203 2 mm；減小焊盤(pán)尺寸，增大反焊盤(pán)尺寸；采用背鉆技術(shù)（背鉆孔徑為0.304 8 mm）將過(guò)孔殘樁鉆除。

串?dāng)_主要受周?chē)ǖ赖男盘?hào)特別是高頻信號(hào)的影響[11]。光模塊周?chē)鷥H存在高速鏈路及I2C 低速信號(hào)。為減少串?dāng)_，增大了高速鏈路與I2C 信號(hào)的距離，在高速鏈路的重合處盡量采用十字交叉的形式。

經(jīng)過(guò)上述針對(duì)信號(hào)完整性的分析及優(yōu)化后重新進(jìn)行仿真，改進(jìn)優(yōu)化后的眼圖仿真結(jié)果如圖5 所示。從圖5 可以看出，信號(hào)質(zhì)量較初步改進(jìn)方案得到改善，眼高及眼寬與改進(jìn)前相當(dāng)，可以根據(jù)該改進(jìn)優(yōu)化后的PCB 設(shè)計(jì)方案進(jìn)行生產(chǎn)。

圖5 改進(jìn)優(yōu)化后的眼圖仿真結(jié)果

萬(wàn)兆以太網(wǎng)卡改進(jìn)優(yōu)化后，對(duì)高速鏈路進(jìn)行測(cè)試，改進(jìn)優(yōu)化后萬(wàn)兆以太網(wǎng)卡實(shí)測(cè)眼圖如圖6 所示。從圖6 可以看出，方案優(yōu)化后眼圖眼高及眼寬與改進(jìn)前相當(dāng)，信號(hào)質(zhì)量與改進(jìn)前相當(dāng)。結(jié)果表明，本次改進(jìn)在符合用戶(hù)需求的前提下，使關(guān)鍵鏈路信號(hào)質(zhì)量、誤碼率達(dá)到了設(shè)計(jì)要求。

圖6 改進(jìn)優(yōu)化后萬(wàn)兆以太網(wǎng)卡實(shí)測(cè)眼圖

6 結(jié)論

信號(hào)完整性在高速PCB 板的設(shè)計(jì)中非常重要，高速鏈路的走線、過(guò)孔、PCB 疊層設(shè)置等都會(huì)影響信號(hào)質(zhì)量，設(shè)計(jì)難度很大，傳統(tǒng)設(shè)計(jì)方法往往需要改進(jìn)數(shù)次才能達(dá)到要求指標(biāo)。本文在萬(wàn)兆以太網(wǎng)卡改進(jìn)過(guò)程中，建立了高速鏈路的仿真模型，基于該模型對(duì)改進(jìn)方案進(jìn)行優(yōu)化設(shè)計(jì)，實(shí)測(cè)眼圖結(jié)果證明改進(jìn)一次成功，從提出改進(jìn)需求至改進(jìn)測(cè)試完成，周期僅為3 個(gè)月。本文的設(shè)計(jì)改進(jìn)方法提升了改進(jìn)效率，提高了產(chǎn)品的市場(chǎng)競(jìng)爭(zhēng)力，對(duì)高速PCB 的設(shè)計(jì)優(yōu)化具有一定的參考意義。