侯武斌

S波段超寬帶抗干擾發(fā)射信道的設計與實現

侯武斌

（中國西南電子技術研究所，成都 610036）

S波段超寬帶抗干擾發(fā)射信道作為衛(wèi)星通信系統機載終端的核心設備，其信道的抗干擾能力直接影響著整個系統的性能。通過跳頻技術來提升通信系統的抗干擾能力的關鍵是提高跳頻速度和拓展跳頻帶寬，因此該超寬帶信道雜散、增益平坦度以及載波的低相噪、捷變頻速度等性能指標的優(yōu)劣就顯得極為重要。本文基于傳統通用芯片設計了采用二次變頻的寬帶收發(fā)信道，通過切換混頻本振、分段開關濾波、多通道一體化集成設計，實現了超寬帶信道低雜散、低相位噪聲以及高速換頻等關鍵技術指標，并在實際工程應用上得到了驗證。

超寬帶；低雜散；低相噪；捷變頻

0 引言

隨著信息傳輸速率的加快，多用戶同時使用需求的提高以及密集復雜多變的電磁干擾環(huán)境，無線通信系統向著寬帶、集成化及多載波抗干擾方向發(fā)展。這些需求和發(fā)展，導致收發(fā)系統載波的工作頻率和瞬時帶寬越來越寬，載波的跳頻速度也越來越高，通過提高載波跳頻速度和拓展跳頻帶寬來提升通信系統的抗干擾能力就成為了當務之急。其中射頻收發(fā)信道的寬帶設計就成為關鍵和重點，寬帶信道[1]的雜散，增益平坦度，載波的低相位噪聲和載波頻率的高速捷變頻設計，對整個信道性能指標的優(yōu)劣顯得至關重要。

本文選用國內外先進的器件和工藝，采用理論公式計算、軟件仿真與硬件電路實物相結合的設計方法，完成S頻段超寬帶抗干擾發(fā)射信道的研制[2]。其信道內集成有兩路發(fā)射通道（含本振頻綜）、五路接收通道（含本振頻綜）；在外部終端RS422串口的控制下，采用ARM+FPGA來實現工作模式切換、射頻參數配置、跳頻控制等功能；信道具有常規(guī)、跳頻兩種工作模式，兩種模式分時工作，全雙工方式。

1 總體設計方案

發(fā)射信道是將70 MHz中頻信號帶寬選擇后上變頻到S頻段，帶寬擴展到1 600 MHz，信道自身混頻產生的低階組合頻率落入發(fā)射帶寬內形成雜波，需要通過頻率優(yōu)化，使組合頻率分量盡可能少的落入工作帶寬內，對于寬帶系統無法避免時就要求落入帶內的干擾信號組合階數高，通過適當降低產生組合交調雜散的基頻信號功率來減小干擾電平，也可通過對輸出信號分段開關濾波來避免組合交調雜散落入信號帶內，減小相應中頻濾波器的實現難度[3]。為滿足系統雜散指標抑制，本發(fā)射信道采用二次上變頻，將輸出S頻段信號劃分為四段，每段帶寬為400 MHz，分段開關濾波，使落在中頻帶內的組合干擾能滿足系統使用要求[4]。

發(fā)射信道電路組成框圖如圖1所示，發(fā)射信道首先將IF中頻信號進行帶寬選擇，濾波放大與一本振信號LO1上變頻到IF1，經濾波放大與二本振信號LO2上變頻到RF，然后分段開關濾波，放大后通過數控衰減器調節(jié)信號輸出幅度，再與100 MHz參考時鐘信號合成后輸出，數控衰減的調節(jié)范圍為50 dB。

發(fā)射頻綜包含P波段一本振和C頻段二本振，其中一本振為單點頻，頻率為LO1，由帶壓控振蕩器（Voltage Controlled Oscillator，VCO）的集成鎖相環(huán)ADF4360-5產生，后經放大、濾波、功分兩路輸出[5]。二本振LO2為C波段寬帶頻綜，采用乒乓環(huán)設計，頻率帶寬1.6 GHz，步進為100 Hz，跳頻周期小于200 μs，換頻時間小于5 μs。

圖1 發(fā)射信道電路組成框圖

2 關鍵電路指標設計與實現

2.1 發(fā)射信道雜散指標分析

輸入中頻信號與兩個本振混頻，除了得到所需頻率信號外，由于混頻器的強烈非線性作用，還產生了大量組合雜散信號。在方案設計上，對兩個混頻本振分別采用高本振方式，使得本振信號落在所需信號帶外，以便于濾波器濾除；對兩個混頻本振分別采用單刀單擲開關以提高本振之間的隔離度；對混頻后的寬帶射頻信號，采用開關切換分段濾波器組，各段均采用單刀單擲開關提高隔離度[6]。

發(fā)射信道部分的雜波主要來源于三個方面：一是混頻產生組合分量以及本振信號落在帶寬內成為雜波；二是頻綜產生的雜波進入發(fā)射帶寬成為雜波；三是信號空間泄漏雜散。

2.1.1 混頻產生組合分量以及本振信號落在帶寬內成為雜波

對于第一種雜波，首先在ADS中建立模型用諧波平衡法仿真[7]計算，通過頻率關系找到可能存在的交調干擾的分量，再結合其信號幅度、混頻器壓縮點以及濾波器性能進行分析。圖2為發(fā)射信道的ADS仿真模型，圖3為發(fā)射信道雜波抑制ADS仿真結果。

圖2 發(fā)射信道ADS仿真模型

圖3 發(fā)射信道雜波抑制ADS仿真結果

由于發(fā)射信道的一混頻，本振為固定點頻，信號帶寬為20 MHz，帶寬較窄，輸出的帶通濾波器對本振信號以及組合的交調雜波抑制相對容易實現，可以比較容易的實現雜波65 dBc的抑制，因此我們重點來分析二混后信道雜散的抑制情況。

發(fā)射二混后，由于混頻后對輸出信號分為4個400 MHz頻段，用分段開關濾波組件對雜波進行抑制，因此對發(fā)射混頻分4段進行交調干擾仿真，其仿真結果如表1所示（表1測試條件為：一中頻IF1輸入電平-7 dBm，本振LO2電平13 dBm）。

表1中可看出，發(fā)射帶內存在的最低階組合干擾量是4階，混頻器自身對+4×IF1（2.48 GHz）的抑制為72 dBc，滿足指標要求。

低端最低階組合干擾+1×LO2-2×IF1，混頻器自身抑制再加上濾波器的抑制，最差雜散抑制為59 dBc，滿足指標要求。

高端最低階組合干擾+1×LO2，由于混頻的本振信號為+13 dBm，本振通過混頻器泄漏到射頻端口的信號為-12 dBm（混頻器本振與射頻的隔離度為25 dB），主信號經過變頻后功率為-12 dBm，本振信號的泄露與主信號電平相同，最終主路信號上的雜波（本振泄露）抑制，完全取決于分段開關濾波對本振信號的抑制，最差雜散指標為58 dBc。

表1 發(fā)射信道二混后雜散分析

2.1.2 頻綜產生的雜波進入發(fā)射帶寬成為雜波

對于第二種頻綜產生的雜波，要求其雜波抑制達到60 dBc以上。頻率綜合器的雜散成分主要有以下來源：直接數字頻率合成（Direct Digital Synthesis，DDS）產生的雜散、鎖相環(huán)（Phase Locked Loop，PLL）的鑒相頻率泄漏和開關電源頻率調制雜散。

DDS的雜散主要來源于三個方面：相位截斷誤差、幅度量化誤差和DAC的非線性。雖然目前針對這三種雜散來源有一些改善DDS輸出頻譜質量的方法，但都需改變DDS內核設計。

本文DDS選擇的是AD9913，其典型雜散電平如圖4所示。根據器件手冊介紹，AD9913輸出信號近端雜散優(yōu)于80 dBc，經鎖相環(huán)倍頻惡化37 dB，雜散只有43 dB，不能滿足指標要求，因此，DDS輸出頻率范圍盡量選窄，并且選擇雜散較小的一段（根據實驗結果，選出雜散優(yōu)于100 dBc的一段），以滿足DDS雜散指標要求。

圖4 AD9913典型雜散電平圖

頻綜器中鎖相環(huán)的鑒相頻率分別為50 MHz和DDS輸出頻率，由于鑒相頻率較高，通過合理選擇環(huán)路帶寬，加強電源濾波隔離，能夠對鑒相參考信號實現很好的抑制，可以達到約65 dB的抑制度。

對于電源頻率調制雜散，對PLL電路采用二次線性電源穩(wěn)壓，加強VCO等敏感器件的電源濾波等措施可以抑制到較低的水平。根據經驗，可以將這種雜散抑制到65 dBc以下。由以上分析，頻綜輸出信號雜散抑制能夠滿足60 dBc的指標要求。

2.1.3 信號空間泄漏雜散

對于第三種雜波，在空間泄漏雜散方面，做好不同信號腔體間的屏蔽隔離，雜散相對容易滿足系統指標要求。

2.2 本振相位噪聲指標分析

發(fā)射一本振為單點頻，由帶VCO的集成鎖相環(huán)ADF4360-5產生，后經放大、濾波、功分兩路輸出。

圖5 發(fā)射二本振工作原理框圖

發(fā)射信道二本振工作原理框圖如圖5所示。發(fā)射二本振為C波段寬帶頻綜，帶寬1.6 GHz，頻率步進為100 Hz，跳頻周期小于200 μs，換頻時間小于5 μs。為保證5 μs的換頻時間，頻綜采用乒乓環(huán)設計，即兩個完全一樣的頻綜同時工作，接收跳頻指令后通過單刀雙擲開關進行切換，同時單路上增加單刀單擲開關來提高乒乓環(huán)輸出信號之間的隔離度，減少信號串擾。

每個獨立的頻綜[8]采用DDS+PLL的方式實現，通過DDS輸出保證100 Hz的頻率步進。DDS選用AD公司的超低功耗器件AD9913，時鐘信號為 250 MHz，由晶振輸出的100 MHz參考信號通過鑒相器ADF4002鎖相得到，DDS輸出頻率 61～62.5 MHz，作為末級鎖相環(huán)的參考信號，鎖相環(huán)選用Hittite公司的HMC704LP4，采用小數分頻模式，VCO選用十三所的微封裝壓控振蕩器，最終輸出C波段寬帶頻綜信號[9]。

本振信號的相位噪聲是所有噪聲同時作用的結果[10]。鎖相環(huán)附加噪聲源的系統框圖如圖6所示。數字鎖相環(huán)在鎖定狀態(tài)下可以認為是線性系統，應用線性疊加原理，將各噪聲源反映到本振源輸出端的相位噪聲功率譜密度相加，則可得到總的相位噪聲功率譜密度，單位為dBc/Hz，如式（1）所示：

發(fā)射二本振相噪指標分析如表2所示。 100 MHz晶振作為參考信號通過鑒相器ADF4002鎖相得到250 MHz，作為DDS的時鐘，輸出頻率61～62.5 MHz，DDS輸出頻率作為末級鎖相環(huán)的參考信號，鎖相環(huán)選用Hittite公司的HMC704LP4，采用小數分頻模式，最終輸出C波段寬帶頻綜信號。其中，前級和后級鎖相環(huán)的環(huán)路基底相位噪聲貢獻包含對應鑒相器ADF4002/HMC704 LP4基底和環(huán)路濾波器的基底相位噪聲貢獻。由表2可見，相位噪聲指標可滿足系統要求。

表2 發(fā)射二本振相噪指標分析

2.3 本振換頻時間指標分析

發(fā)射信道二本振乒乓環(huán)工作原理如圖7所示。

圖7 本振乒乓環(huán)工作原理框圖

頻綜采用乒乓環(huán)方案，即兩個預先鎖定的頻綜通過開關切換，換頻時間取決于開關切換時間，開關選用HMC336MS8G，其切換時間為20 ns左右，滿足指標要求。

跳頻周期包含頻綜控制時間和環(huán)路鎖定時間。采用FPGA作為頻綜的控制器，實現頻率控制字的譯碼計算、對DDS的串口控制和對開關通斷狀態(tài)的譯碼控制。FPGA的寫操作包含了兩個部分，一個是對DDS寄存器進行操作，需要進行64 bit的寫操作，另一個是對PLL704進行寫操作，需要進行48 bit寫操作，由于采用25 MHz的移位時鐘，故寫操作大約只需要5 μs，再考慮到時序可靠保證處理所花費的時間，FPGA的解析和送數實際處理時間應該小于10 μs。環(huán)路帶寬取200 kHz左右，環(huán)路鎖定時間約為50 μs。因此，換頻周期約為60 μs，滿足指標要求。

3 實驗結果及其分析

收發(fā)信道實物照片如圖8所示，反面為對應變頻通道的本振頻綜，利用測試工裝夾具通過控制變頻信道的二本振頻綜對整個發(fā)射頻段1.6 GHz的信號進行掃頻，觀察1.6 GHz帶寬內，雜散最差為 58 dBc，滿足系統雜波抑制55 dBc的要求。發(fā)射信道1.6 GHz帶寬內的增益平坦度實測曲線如圖9所示。

圖9 發(fā)射信道1.6 GHz帶寬內的增益平坦度實測曲線

發(fā)射信道實測結果如表3所示，與仿真結果基本吻合，滿足該S波段超寬帶抗干擾收發(fā)信道系統的使用需求，這說明本文所提出的超寬帶抗干擾收發(fā)信道的變頻以及頻綜電路方案設計合理，電路布局優(yōu)化，設計方法是完全可行的。

表3 發(fā)射信道實測指標

4 結語

本文對S頻段超寬帶抗干擾發(fā)射信道的低雜散、低相噪、本振捷變頻設計做了詳細的分析，提出合理的變頻方案，并對重要指標進行了論證和計算。其中，各收發(fā)通道均采用獨立腔體屏蔽布局和二次電源獨立穩(wěn)壓設計，減少收發(fā)信號的空間和電源串擾，實現了收發(fā)75 dB的高隔離度，避免了系統雜波惡化，同時充分利用軟件建模仿真和實物測試驗證的對比結果，不斷改進優(yōu)化設計手段。通過采用微波復合多層板優(yōu)化印制板布線，合理規(guī)劃頻率關系，降低頻綜設計的難度等方面提高設備的電磁兼容性能。從最終實物測試結果來看，該變頻信道性能指標優(yōu)良，實現了1.6 GHz超寬帶信道58 dBc的雜波抑制、C頻段本振頻綜-100 dBc/Hz@1 kHz低相位噪聲以及25 ns的本振高速換頻時間，全面滿足了系統指標要求，在實際工程應用中設備狀態(tài)表現優(yōu)異穩(wěn)定可靠。

[1] 劉伯文，梁劍鋒，崔平. 一種寬帶Ka頻段上變頻模塊的設計與實現[J]．無線電工程，2019，49（1）：72-75.

[2] 姚若妍，魏斌. Ku波段收發(fā)組件設計分析[J]. 電子與封裝，2016，16（2）：33-36.

[3] 校莉. Ku頻段無線數字通信系統射頻信道設計[D]. 成都：電子科技大學，2009.

[4] 閆超，趙家敏，姚武生. 一種S波段高線性度下變頻模塊的設計[J]. 雷達與對抗，2017，37（2）：55-107.

[5] 陳楊夢，張偉昆．一種基于AD4360-9和FPGA的合成時鐘源設計[J]．桂林電子科技大學學報，2019，39（3）：223-228．

[6] 王立生. 一種新穎的捷變頻頻率合成器設計[J]. 電訊技術，2011（12）：105-108.

[7] 雷興旺，原慶，尹華. 毫米波上變頻模塊的仿真與設計[J]. 現代信息科技，2020，4（5）：42-44.

[8] 孫吉良，何勰，申江江，等. 基于DDS和PLL的LFMCW雷達頻率源設計與分析[J]. 國外電子測量技術，2021，40（1）：106-109.

[9] 柴俊，張必龍. Ka波段頻率合成器設計[J]. 艦船電子對抗，2021，44（1）：87-91.

[10] 李春利. 頻率源相位噪聲性能提升方法研究[J]. 現代雷達，2021，43（1）：76-80.

[11] 侯武斌. 一種新穎的內外頻標自適應式時鐘源的設計[J]. 現代電子技術，2009，32（9）：175-177.

Design and Implementation of S-Band Ultra-Wideband Anti-Jamming Transmission Channel

HOU Wubin

S-band UWB anti-jamming transceiver channel is the core equipment of airborne terminal of satellite communication system，The anti-interference capability of its channel directly affects the performance of the whole system. The key to improve the anti-interference ability of communication system by means of frequency-hopping technology is to increase the frequency hopping speed and expand the frequency hopping band width. Therefore, the performance indexes of UWB channel, such as spurious, gain flatness, carrier low phase noise, fast frequency conversion speed, are very important. A broadband transceiver channel with secondary frequency conversion is designed based on traditional universal chip. By switching mixing local oscillator, segmented switching filter and multi-channel integration design. The key technical indexes of UWB channel such as low spurious (58 dBc), low phase noise and high speed frequency hopping are realized and it is verified in practical engineering application.

UWB; Low Spurious; Low Phase Noise; Fast Frequency Conversion

TN927+.2

A

1674-7976-(2022)-05-350-08

2022-09-06。侯武斌（1980.05—），陜西寶雞人，工程師，主要研究方向為微波射頻組件及射頻系統集成。