許 源，王 武，倪小龍， 閆鈺鋒 ，于 信，白素平

(1.長(zhǎng)春理工大學(xué) 光電工程學(xué)院，長(zhǎng)春 130012； 2.北方導(dǎo)航控制技術(shù)股份有限公司，北京 100176)

0 引言

由于半導(dǎo)體激光器具有小體積、高可靠性、高功率密度等特點(diǎn)[1]，半導(dǎo)體激光器目前廣泛應(yīng)用于工業(yè)、軍事、科學(xué)研究領(lǐng)域并發(fā)揮著巨大的價(jià)值。在激光引信、激光測(cè)距及部分通信等領(lǐng)域，為滿足特定場(chǎng)景對(duì)脈沖信號(hào)的要求，系統(tǒng)內(nèi)需要驅(qū)動(dòng)電路產(chǎn)生脈寬和重復(fù)頻率均可調(diào)節(jié)的脈沖信號(hào)[2]，并且對(duì)最終輸出的光脈沖信號(hào)的上升時(shí)間、脈寬和可調(diào)節(jié)性有較為嚴(yán)苛的要求。

在激光雷達(dá)系統(tǒng)的應(yīng)用中，為實(shí)現(xiàn)對(duì)周圍環(huán)境的感知，需要激光發(fā)射電路發(fā)射激光[3-4]。激光驅(qū)動(dòng)電路控制著加載到激光器的電壓和驅(qū)動(dòng)電流，可直接影響光脈沖信號(hào)的脈沖精度、功耗、信號(hào)強(qiáng)度和穩(wěn)定性等，深刻影響整個(gè)系統(tǒng)的測(cè)量質(zhì)量和穩(wěn)定性[5]。產(chǎn)生精度更高、重復(fù)頻率更高且更易于調(diào)節(jié)的激光光脈沖是該研究領(lǐng)域的熱點(diǎn)之一。

國(guó)外在半導(dǎo)體激光器的研究起步較早。德國(guó)Kassel大學(xué)，在脈沖激光雷達(dá)系統(tǒng)研究中，使用振蕩器電路產(chǎn)生高頻脈沖，進(jìn)而控制半導(dǎo)體激光器，產(chǎn)生了皮秒級(jí)別脈沖[5]。在國(guó)內(nèi)，近些年來(lái)取得了較多成果：中國(guó)科學(xué)院研制出的LD驅(qū)動(dòng)系統(tǒng)，在工作電壓22～30 V下，可輸出脈寬小于15 ns、最高功率141 W的光脈沖[6]，但是脈沖寬度調(diào)節(jié)范圍小、最低脈寬精度略顯欠缺；天津大學(xué)微電子學(xué)院團(tuán)隊(duì)研究的驅(qū)動(dòng)電路在200 v大電壓輸入下，實(shí)現(xiàn)輸出脈寬 5～200 ns 內(nèi)可調(diào)、重復(fù)頻率 0～50 kHz、上升時(shí)間小于5 ns 的光脈沖信號(hào)[7]，是國(guó)內(nèi)較為先進(jìn)的研究成果。由上看出，國(guó)內(nèi)對(duì)半導(dǎo)體激光器驅(qū)動(dòng)方式的研究不盡相同，能在納秒級(jí)別產(chǎn)生激光脈沖，但是在更高精度上和更高重復(fù)頻率下對(duì)光脈沖的驅(qū)動(dòng)和調(diào)制仍存在不足。

此設(shè)計(jì)著眼于半導(dǎo)體激光器驅(qū)動(dòng)電源的設(shè)計(jì)與優(yōu)化，在已有驅(qū)動(dòng)的研究基礎(chǔ)上，采用GaN FET 寬禁帶半導(dǎo)體器件，實(shí)現(xiàn)并驗(yàn)證了可穩(wěn)定產(chǎn)生最低光脈寬至3 ns、最高重復(fù)頻率達(dá)到1 MHz且脈寬和頻率可調(diào)的驅(qū)動(dòng)電路。在實(shí)現(xiàn)上：首先，以FPGA編輯門陣列電路，輸出可調(diào)節(jié)的時(shí)序脈沖信號(hào)；然后，設(shè)計(jì)信號(hào)驅(qū)動(dòng)電路，用以驅(qū)動(dòng)高速器件GaN FET的低側(cè)柵極，形成開(kāi)關(guān)電路；最后，由儲(chǔ)能電路中脈沖電流激發(fā)半導(dǎo)體激光器發(fā)出光脈沖。最終根據(jù)實(shí)驗(yàn)及數(shù)據(jù)分析，設(shè)計(jì)可穩(wěn)定輸出脈沖寬度3～200 ns、脈沖重復(fù)頻率0～1 MHz，峰值功率超過(guò)70 W,上升沿時(shí)間小于5 ns的激光光脈沖信號(hào)。

1 系統(tǒng)結(jié)構(gòu)及原理

半導(dǎo)體激光器由載流子注入而工作，類似于二極管的工作原理，并具有閾值門限。當(dāng)注入半導(dǎo)體激光器的脈沖電流超過(guò)其閾值，則會(huì)受到激發(fā)產(chǎn)生相應(yīng)光脈沖[8-11]。電路系統(tǒng)設(shè)計(jì)如圖1所示。

圖1 電路系統(tǒng)設(shè)計(jì)示意圖

對(duì)光脈沖信號(hào)的調(diào)制，關(guān)鍵在于對(duì)半導(dǎo)體激光器所在電路中驅(qū)動(dòng)電流的調(diào)制。此驅(qū)動(dòng)控制系統(tǒng)的設(shè)計(jì)主要可分為時(shí)序產(chǎn)生電路設(shè)計(jì)和激光驅(qū)動(dòng)電路設(shè)計(jì)。第一部分設(shè)計(jì)產(chǎn)生時(shí)序信號(hào)作為控制信號(hào)：利用混合時(shí)鐘管理(MMCM,Mixed Mode Clock Manager)單元對(duì)低頻信號(hào)進(jìn)行倍頻，通過(guò)Verilog語(yǔ)言編輯邏輯門陣列電路，最終綜合并映射到FPGA上，生成時(shí)序控制電路，輸出精準(zhǔn)的時(shí)序信號(hào)；第二部分為激光器驅(qū)動(dòng)設(shè)計(jì)：經(jīng)過(guò)理論分析與驗(yàn)證，使接入的FPGA輸出信號(hào)經(jīng)過(guò)提高負(fù)載能力等處理后作為控制信號(hào)，設(shè)計(jì)驅(qū)動(dòng)開(kāi)關(guān)頻率高、導(dǎo)通電阻小的GaN FET半導(dǎo)體器件的電路以及作為能量供應(yīng)的儲(chǔ)能電路，最終產(chǎn)生流向激光器的可控電流脈沖，實(shí)現(xiàn)半導(dǎo)體激光器光脈沖的輸出與調(diào)制。

1.1 時(shí)序信號(hào)產(chǎn)生電路

時(shí)序信號(hào)產(chǎn)生電路旨在發(fā)生頻率、脈寬可調(diào)的穩(wěn)定窄脈沖信號(hào)，設(shè)計(jì)此電路使其具有實(shí)時(shí)調(diào)節(jié)信號(hào)的功能，同時(shí)滿足嚴(yán)格的時(shí)序要求。方案采用Xilinx Zynq-7series 全可編程芯片，利用PL端豐富的全局時(shí)鐘和全局布線資源，設(shè)計(jì)出兼顧低功耗、高性能及現(xiàn)場(chǎng)可編程的時(shí)序邏輯電路。

在原理上，全局核心是以時(shí)鐘計(jì)數(shù)法，使用PL端時(shí)鐘管理單元(CMT，clock manager tile)的MMCM硬核倍頻生成的500 MHz的高速時(shí)鐘進(jìn)行計(jì)數(shù)，以高速同步時(shí)鐘合成一路可調(diào)節(jié)脈沖信號(hào)。在布線上，將時(shí)鐘布局到全局時(shí)鐘線上，使用全局時(shí)鐘緩沖器(BUFG)對(duì)其驅(qū)動(dòng)。BUFG能夠到達(dá)設(shè)備上的任何時(shí)鐘點(diǎn)，利用其強(qiáng)大的驅(qū)動(dòng)能力，將布線時(shí)延盡可能縮減到最小。FPGA時(shí)鐘宏觀結(jié)構(gòu)垂直時(shí)鐘中心線(時(shí)鐘主干線)將設(shè)備分為相鄰的左右區(qū)域，而水平中心線將設(shè)備分為頂部和底部。所有水平時(shí)鐘資源都是包含在時(shí)鐘區(qū)域中心的水平時(shí)鐘行(HROW，horizontal clock row)區(qū)域，非區(qū)域性時(shí)鐘資源包含在時(shí)鐘主干或CMT主干中，如圖2所示。

圖2 時(shí)鐘區(qū)域宏觀結(jié)構(gòu)

每個(gè)7系列FPGA都有時(shí)鐘區(qū)域和I/O時(shí)鐘樹(shù)，可以在一個(gè)時(shí)鐘區(qū)域中為所有順序資源計(jì)時(shí)。每個(gè)設(shè)備還具有多時(shí)鐘區(qū)域緩沖器(BUFH)，允許區(qū)域時(shí)鐘和I/O時(shí)鐘跨越多達(dá)3個(gè)垂直相鄰的時(shí)鐘區(qū)域。BUFG和BUFH在HROW中共享12條時(shí)鐘軌道，可以驅(qū)動(dòng)該區(qū)域的所有時(shí)鐘點(diǎn)。BUFG和區(qū)域BUFH/CMT/CC引腳連接以及區(qū)域內(nèi)可用資源數(shù)量的右側(cè)區(qū)域詳細(xì)的內(nèi)部結(jié)構(gòu)如圖3所示。

圖3 BUFG/BUFH/CMT 時(shí)鐘區(qū)域細(xì)節(jié)

在電路的邏輯設(shè)計(jì)中使用數(shù)據(jù)流級(jí)、行為級(jí)等方式進(jìn)行建模信號(hào)，形成邏輯門電路。由于用單時(shí)鐘進(jìn)行信號(hào)產(chǎn)生的設(shè)計(jì)，避免了多時(shí)鐘合成引入的時(shí)鐘偏移和相位傾斜問(wèn)題，最終能實(shí)現(xiàn)以2 ns為調(diào)節(jié)步長(zhǎng)的調(diào)整。設(shè)計(jì)生成的時(shí)序發(fā)生模塊部分的電路如圖4所示。

圖4 時(shí)序發(fā)生模塊電路

在數(shù)字信號(hào)設(shè)計(jì)中，時(shí)序設(shè)計(jì)十分重要[12]。為保證信號(hào)質(zhì)量，需要優(yōu)化電路布局設(shè)計(jì)，設(shè)計(jì)應(yīng)盡量滿足合適的時(shí)間裕量，時(shí)間裕量的計(jì)算公式如下：

Slack=Trequired_time-Tarrival_time

(1)

Tarrive_time=Tco+Tdelay+Tsu

(2)

公式(1)中Slack表示時(shí)間裕量；Trequired_time表示約束的時(shí)長(zhǎng)，即為所規(guī)定的時(shí)長(zhǎng)；Tarrival_time表示實(shí)際時(shí)延；公式(2)中Tco是內(nèi)部延時(shí)參數(shù)，表示寄存器在有效上升沿來(lái)臨，將數(shù)據(jù)送至輸出口的延時(shí)；Tdelay為數(shù)據(jù)因組合邏輯的走線延遲時(shí)間；Tsu表示數(shù)據(jù)最小建立時(shí)間。

經(jīng)過(guò)對(duì)時(shí)序和引腳的約束及時(shí)序分析后，綜合并映射形成電路網(wǎng)表下載到門陣列硬件中，生成時(shí)序信號(hào)產(chǎn)生電路，并進(jìn)行實(shí)驗(yàn)驗(yàn)證及迭代。

1.2 激光器驅(qū)動(dòng)電路

激光器驅(qū)動(dòng)電路包含三部分電路：信號(hào)處理電路、GaN FET驅(qū)動(dòng)電路和儲(chǔ)能電路。

FPGA輸出電平標(biāo)準(zhǔn)為L(zhǎng)VCMOS 33的時(shí)序信號(hào)，其輸出的VCCO保持在3.3 V附近，負(fù)載能力較弱。為了能夠有效驅(qū)動(dòng)后級(jí)電路，并對(duì)信號(hào)進(jìn)行濾波，設(shè)計(jì)了時(shí)序信號(hào)處理電路。為了保證FPGA輸出的時(shí)序信號(hào)的高速特性，使用了TLV3601高速比較器輸出推挽信號(hào)，并上拉輸出信號(hào),有效提高了信號(hào)的負(fù)載能力。信號(hào)處理電路如圖5所示。

圖5 信號(hào)處理電路

FPGA時(shí)序信號(hào)經(jīng)過(guò)此處理電路后作為控制信號(hào)，作為后級(jí)GaN FET柵極的驅(qū)動(dòng)器件的脈沖輸入信號(hào)。

GaN FET功率器件具有低的擊穿電壓、低的閾值電壓以及低的柵極電荷，在高溫、高壓、高頻等場(chǎng)合下具有優(yōu)于Si基半導(dǎo)體器件的特性，但其存在的缺點(diǎn)不可忽略，GaN FET柵極在高頻情況下容易產(chǎn)生振動(dòng)不穩(wěn)的情況[13-14]。這就對(duì)其驅(qū)動(dòng)的要求相較于傳統(tǒng)的Si基半導(dǎo)體器件更為嚴(yán)苛。為保障其穩(wěn)定工作，使用LMG1020驅(qū)動(dòng)器件設(shè)計(jì)了具有快速、穩(wěn)定驅(qū)動(dòng)能力的前置電路。該驅(qū)動(dòng)芯片用于驅(qū)動(dòng)GaN FET的低側(cè)柵極，傳播時(shí)延可短至1 ns,工作時(shí)典型信號(hào)上升和下降時(shí)延在210 ps，能夠保證GaN FET的快速反應(yīng)。其LMG1020及外圍電路結(jié)構(gòu)如圖6所示。

圖6 驅(qū)動(dòng)芯片及外圍電路結(jié)構(gòu)

另一方面，為了提高對(duì)半導(dǎo)體激光器驅(qū)動(dòng)的性能，對(duì)儲(chǔ)能電路中電流的分析至關(guān)重要[15]。在高速脈沖電流下，電路會(huì)產(chǎn)生寄生電容和寄生電感，可以將儲(chǔ)能電路簡(jiǎn)化為一個(gè)RLC回路進(jìn)行電路分析。電路中電感L、回路電流i、包括半導(dǎo)體激光器和其他器件的電路總負(fù)載電阻Rc、電荷量Q、回路中儲(chǔ)能電容C、供電電壓為Vbus,電路的回路方程列為：

(3)

對(duì)上式微分后得出：

(4)

(5)

其中如下變量：

α、ω、A分別代表電路電流的衰減因子、頻率和振幅。由(5)式，電路中的回路電流會(huì)呈類正弦曲線狀態(tài)。為保證良好的窄脈寬光脈沖產(chǎn)生，應(yīng)提高衰減因子，使得衰減速度加快，減少光信號(hào)的波動(dòng)；并減小頻率，使得觸發(fā)電流快速上升和下降，減少上升沿和下降沿時(shí)間；提高電流的振幅A，用以提高電流脈沖的振幅，進(jìn)而提高光脈沖的峰值[16-18]。

定義電路阻尼參數(shù)的計(jì)算公式為：

(6)

儲(chǔ)能電路開(kāi)始放電時(shí)，電路中電流的上升和衰減具有時(shí)間延遲。為有助于窄脈寬脈沖的形成，電路應(yīng)保持<1時(shí)的欠阻尼狀態(tài)[19]。在此狀態(tài)下，電路振蕩放電，有較好的反應(yīng)能力。將電路中負(fù)載電阻固定，可通過(guò)調(diào)節(jié)電路中儲(chǔ)能電容實(shí)現(xiàn)欠阻尼狀態(tài)，達(dá)到如下條件關(guān)系：

(7)

最后，在納秒甚至百皮秒級(jí)對(duì)電路中電流進(jìn)行開(kāi)斷時(shí)，電路中的寄生電容和寄生電感會(huì)諧振到儲(chǔ)能電容中，產(chǎn)生過(guò)調(diào)電壓。這種過(guò)調(diào)電壓會(huì)增加電路壓力，使輸出光信號(hào)不穩(wěn)定[20-21]。為避免無(wú)鉗位電路時(shí)的感應(yīng)大電壓，減輕過(guò)調(diào)電壓對(duì)電路器件的沖擊，最終在儲(chǔ)能電路中半導(dǎo)體激光器兩端設(shè)計(jì)了一個(gè)反平行并聯(lián)的傳導(dǎo)路徑,最終儲(chǔ)能電路如圖7所示。

圖7 儲(chǔ)能電路

2 軟件設(shè)計(jì)

FPGA是一種硬件可編程的門陣列電路，原理上一般是基于查找表的內(nèi)部結(jié)構(gòu)，可通過(guò)程序語(yǔ)言對(duì)其內(nèi)部電路設(shè)計(jì)，以時(shí)鐘為驅(qū)動(dòng)實(shí)現(xiàn)指定邏輯功能。

設(shè)計(jì)中使用自頂向下和自底向上相結(jié)合的設(shè)計(jì)思路，用Verilog設(shè)計(jì)了按鍵式人機(jī)交互、時(shí)序信號(hào)生成的邏輯設(shè)計(jì)，形成寄存器轉(zhuǎn)換(RTL，Register Transfer Level)級(jí)模型。軟件設(shè)計(jì)框圖如圖8所示。

圖8 軟件設(shè)計(jì)框圖

設(shè)計(jì)的軟件設(shè)計(jì)主要是對(duì)人機(jī)交互接口的設(shè)計(jì)。在人機(jī)交互軟件設(shè)計(jì)中，最初選用按鍵式調(diào)整參數(shù)的方式，主要設(shè)計(jì)按鍵消抖和按鍵功能邏輯，縮減了前期的驗(yàn)證時(shí)間。后期在優(yōu)化實(shí)驗(yàn)時(shí)用FPGA加入了LCD屏顯示和UART串口通信的軟件設(shè)計(jì)，優(yōu)化了人機(jī)交互操作。

2.1 LCD屏驅(qū)動(dòng)軟件設(shè)計(jì)

在LCD屏顯示的設(shè)計(jì)，選用薄膜晶體管液晶顯示屏(TFT-LCD，Thin Film Transistor-Liquid Crystal Display)，每個(gè)像素點(diǎn)由其背后鑲嵌的薄膜晶體管獨(dú)立控制。每個(gè)像素的顯示由紅綠藍(lán)3種顏色通道分量配合控制，像素格式使用RGB888格式，即共有24bit的數(shù)據(jù)控制顏色，理論上顏色可有1677多萬(wàn)種類的調(diào)控。TFT-LCD行顯示時(shí)序如圖9所示。在驅(qū)動(dòng)TFT-LCD時(shí)，由像素時(shí)鐘作為最小單位驅(qū)動(dòng)，每次掃描完一行時(shí)會(huì)發(fā)出水平同步信號(hào)(HSYNC,Horizontal Sync)作為每一行結(jié)束的標(biāo)志。HSYNC的作用時(shí)間由行同步信號(hào)寬度(HSPW,Horizontal Sync Pulse Width)表示。由于器件特性，在進(jìn)行下一行前會(huì)有一段延遲稱為水平同步后肩(HBP,Horizontal Back Porch)，與此對(duì)應(yīng)會(huì)有水平同步前肩(HFP,Horizontal Front Porch)；行有效顯示區(qū)域HOZVAL和屏幕的分辨率有關(guān)，表示一行中有效數(shù)據(jù)時(shí)間。通過(guò)程序設(shè)計(jì)在HBP時(shí)間結(jié)束后，拉高DE信號(hào)電平，進(jìn)行數(shù)據(jù)操作。

圖9 行顯示時(shí)序

相似于行，幀同步信號(hào)(VSYNC,Vertical Sync)由幀同步信號(hào)寬度(VSPW,Vertical Sync Pulse Width)、幀顯示后肩(VBP,Vertical Back Porch)、幀顯示前肩(VFP，Vertical Front Porch)以及幀有效顯示時(shí)間(LINE)構(gòu)成。VSYNC的時(shí)序以HSYNC為計(jì)量的基準(zhǔn)，幀顯示時(shí)序如圖10所示。

圖10 幀顯示時(shí)序

由上驅(qū)動(dòng)時(shí)序列屏幕顯示一幀圖像的時(shí)鐘數(shù)的計(jì)算公式為：

Tcount=(VSPW+VBP+LINE+VFP)*THorizontal=

(VSPW+VBP+LINE+VFP)*

(HSPW+HBP+HOZVAL+HFP)

(8)

式中，THorizontal表示掃描一行所用時(shí)鐘計(jì)數(shù)，根據(jù)公式(8)以及屏幕單位時(shí)間內(nèi)顯示幀個(gè)數(shù)則可得出像素時(shí)鐘的頻率。設(shè)計(jì)所用幀率為每秒60幀、像素時(shí)鐘為50 MHz。此設(shè)計(jì)采用分辨率1 024*600的顯示屏，則一幀圖像將由600行的有效區(qū)域。系統(tǒng)時(shí)鐘即可作為像素時(shí)鐘，并以像素時(shí)鐘生成上述的時(shí)序信號(hào)，循環(huán)往復(fù)地按時(shí)序位置對(duì)數(shù)據(jù)引腳輸出圖像數(shù)據(jù)，打印對(duì)應(yīng)位置像素值,最終就描繪成一幀圖像。

2.2 通信及控制幀軟件設(shè)計(jì)

為提高對(duì)時(shí)序信號(hào)脈沖寬度和重復(fù)頻率參數(shù)調(diào)整的靈活性，設(shè)計(jì)了串口通信模塊、數(shù)據(jù)幀協(xié)議，能實(shí)現(xiàn)上位機(jī)對(duì)FPGA輸出時(shí)序脈沖信號(hào)的脈沖寬度以及重復(fù)頻率的實(shí)時(shí)靈活調(diào)節(jié)。在FPGA上進(jìn)行串口通信的設(shè)計(jì)時(shí)，主要完成對(duì)通信中接收數(shù)據(jù)的串并轉(zhuǎn)換，提取通信中的各數(shù)據(jù)位，而信號(hào)的傳輸由板載外部驅(qū)動(dòng)電路實(shí)現(xiàn)。圖11所示是串口接收引腳接收數(shù)據(jù)時(shí)序。

圖11 串口接收引腳接收數(shù)據(jù)時(shí)序

此設(shè)計(jì)使用了1 bit起始位、8 bit數(shù)據(jù)位和1 bit停止位，未使用校驗(yàn)位，Uart_rxd表示串口接收引腳的電平信號(hào)。當(dāng)外部信號(hào)來(lái)臨時(shí)會(huì)將電平拉低，形成一位起始位，標(biāo)志數(shù)據(jù)傳輸?shù)拈_(kāi)始。由通信的波特率f波特率，就能計(jì)算出每個(gè)數(shù)據(jù)位的保持時(shí)間。由公式(9)，根據(jù)時(shí)鐘頻率f時(shí)鐘計(jì)算每位保持時(shí)間內(nèi)的計(jì)數(shù)個(gè)數(shù)NCOUNT。在每計(jì)數(shù)到NCOUNT時(shí)，標(biāo)志著上一位的結(jié)束，用以區(qū)分不同時(shí)序段的對(duì)應(yīng)位，并在新的一位計(jì)數(shù)到來(lái)前將此位存到相應(yīng)寄存器中。經(jīng)過(guò)以上過(guò)程，將串行數(shù)據(jù)各位拆分轉(zhuǎn)存為并行數(shù)據(jù)，完成數(shù)據(jù)的讀取及存儲(chǔ)。

(9)

為將調(diào)節(jié)參數(shù)包含到一個(gè)數(shù)據(jù)幀中，需要設(shè)計(jì)合適的數(shù)據(jù)幀協(xié)議并在FPGA端對(duì)接收的有效數(shù)據(jù)幀進(jìn)行數(shù)據(jù)解碼。圖12表示對(duì)通信數(shù)據(jù)進(jìn)行控制幀封裝示意圖。圖中數(shù)據(jù)為16進(jìn)制表示，幀頭幀尾分別為0X55、0XAA，兩字節(jié)固定不變，標(biāo)志一個(gè)控制幀的開(kāi)始和結(jié)束。重復(fù)頻率控制字是上位機(jī)對(duì)時(shí)序脈沖信號(hào)重復(fù)頻率的調(diào)節(jié)步長(zhǎng)數(shù)；脈寬控制字是上位機(jī)對(duì)時(shí)序脈沖信號(hào)的脈沖寬度的調(diào)節(jié)步長(zhǎng)數(shù)；控制字的設(shè)計(jì)用于標(biāo)識(shí)此幀對(duì)重復(fù)頻率或是脈沖寬度的調(diào)節(jié)以及調(diào)節(jié)的步長(zhǎng)大小、調(diào)節(jié)方向?？刂谱值淖罡呶蛔隹刂茀?shù)的符號(hào)位，標(biāo)識(shí)此幀增加或減小的調(diào)節(jié)方向；第6位為選擇位，用以標(biāo)識(shí)此幀對(duì)重復(fù)頻率或是脈沖寬度的調(diào)節(jié)；其余6位用于設(shè)置調(diào)節(jié)步長(zhǎng)。由以上控制幀的軟件設(shè)計(jì)，能完成上位機(jī)對(duì)FPGA時(shí)序脈沖信號(hào)重復(fù)頻率和脈沖寬度靈活的調(diào)節(jié)。

圖12 通信幀封裝

2.3 程序固化設(shè)計(jì)

在軟件的保存設(shè)計(jì)中，通過(guò) JTAG 接口將 FPGA 配置文件和應(yīng)用程序直接下載到 Zynq 器件中的方式具有易失性。為了能保證程序掉電不易失，需將生成的BIT流等配置文件建立啟動(dòng)文件下載到Quad SPI Flash非易失存儲(chǔ)器中。Zynq器件具有特別的啟動(dòng)方式，每次上電由PS端先啟動(dòng),從flash中讀取FPGA配置文件，保證程序的不易失。BootROM是片上的一塊非易失性存儲(chǔ)器件，里面包含啟動(dòng)執(zhí)行程序，Zynq Soc啟動(dòng)第一步從此開(kāi)始。BootROM中執(zhí)行代碼會(huì)并調(diào)用含有啟動(dòng)信息的頭文件以及FSBL(First-Stage Boot Loader)的偏移地址[22]。BootROM執(zhí)行之后，進(jìn)入FSBL配置階段。FSBL配置了 DDR 存儲(chǔ)器和硬件設(shè)計(jì)過(guò)程中所定義的一些外設(shè)利用。FSBL是根據(jù)工程設(shè)計(jì)自己創(chuàng)建的。最終，通過(guò)處理器配置訪問(wèn)接口(PCAP，Processor Configuration Access Port)對(duì)PL進(jìn)行配置，它允許對(duì)PL 進(jìn)行部分配置或者完全配置。固化軟件的設(shè)計(jì)流程如圖13所示。

圖13 設(shè)計(jì)流程

最終，用Verilog硬件編程語(yǔ)言進(jìn)行通信接口、顯示屏驅(qū)動(dòng)軟件和信號(hào)產(chǎn)生等設(shè)計(jì)后，將PL端程序例化到PS端,并將工程綜合生成RTL級(jí)原理圖。Zynq的整體工程設(shè)計(jì)模塊如圖14所示。在信號(hào)引腳的設(shè)計(jì)中，外部引腳由TFT-LCD驅(qū)動(dòng)引腳、串口引腳、按鍵引腳、信號(hào)輸出引腳等組成，內(nèi)部引腳包括雙倍速率(DDR,Double Data Rate)同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器片內(nèi)互聯(lián)引腳等。通過(guò)工程對(duì)代碼的綜合及布局布線，最終將各模塊互聯(lián)形成了系統(tǒng)工程。

圖14 整體工程模塊

3 實(shí)驗(yàn)結(jié)果與分析

根據(jù)理論分析和電路繪制后，制作出實(shí)驗(yàn)驗(yàn)證板，用以驗(yàn)證光脈沖的調(diào)制狀態(tài)。設(shè)計(jì)的激光器驅(qū)動(dòng)電路尺寸4.4×3.6 cm，如圖15(a)所示。對(duì)FPGA控制信號(hào)輸出的驗(yàn)證，使用示波器可直接觀測(cè)。對(duì)激光驅(qū)動(dòng)電路產(chǎn)生的光脈沖，為近紅外波長(zhǎng)，使用DET08C/M探測(cè)器觀測(cè)，輸出結(jié)果顯示在示波器上，分析調(diào)制信號(hào)的脈寬、上升沿寬度和重復(fù)頻率。由于半導(dǎo)體激光頭輸出光信號(hào)有一定的發(fā)散現(xiàn)象，為了聚焦便于觀察，在半導(dǎo)體激光發(fā)射頭與探測(cè)器之間放置一個(gè)聚焦鏡,使焦點(diǎn)落置于探測(cè)器的光敏面上，實(shí)驗(yàn)過(guò)程如圖15(b)所示。

圖15 實(shí)驗(yàn)裝置及測(cè)試

在時(shí)序信號(hào)產(chǎn)生的電路設(shè)計(jì)中，使用了Xilinx的Zynq 7020 板卡，其具有106 400個(gè)觸發(fā)器、53 200個(gè)6輸入的LUT，板上搭載了4個(gè)CMT，每個(gè)CMT包含一個(gè)MMCM單元，并有32個(gè)采用全銅工藝的全局時(shí)鐘線，資源在設(shè)計(jì)使用中尚有富余。所以，在“速度”和“面積”轉(zhuǎn)換原則使用時(shí)，將可拆分的復(fù)雜邏輯和能并行計(jì)算部分鋪開(kāi)，以面積換取速度。最終總片上功耗為1.803 W，資源利用如表1所示。

表1 資源利用

FPGA輸出脈沖信號(hào)的寬度在納秒級(jí)別時(shí)，信號(hào)的上升比較穩(wěn)定，在下降到底端會(huì)產(chǎn)生小振幅呈衰減的波動(dòng)，其最高振幅在1 V以內(nèi)；并且隨著信號(hào)寬度的增大，信號(hào)逐漸呈現(xiàn)方波狀態(tài)。FPGA中對(duì)時(shí)序脈沖信號(hào)脈寬分別設(shè)置在5 ns、10 ns時(shí)，將信號(hào)接到示波器上顯示，輸出的脈沖信號(hào)為5.09 ns和9.98 ns如圖16(a)、(b)所示。

圖16 FPGA時(shí)序脈沖信號(hào)輸出

設(shè)計(jì)的鉗位電路與半導(dǎo)體激光器支路并聯(lián)，使用鉗位二極管盡量與半導(dǎo)體激光器的電感相近，避免電流大量流過(guò)半導(dǎo)體激光器支路的狀況。在選用鉗位二極管和放置位置均有考究，經(jīng)調(diào)試后鉗位二極管選用了100 V、2 A的肖特基二極管，遏制過(guò)沖電壓效果明顯。在20 V的供電電壓時(shí)，在存在鉗位電路下半導(dǎo)體激光器的端位電壓約為23.633 V，過(guò)沖電壓控制在4.8 V之內(nèi)，如圖17所示。

圖17 20 V供電電壓下

調(diào)整FPGA輸出的時(shí)序控制信號(hào)，設(shè)置使光脈沖輸出在3 ns時(shí)，經(jīng)驅(qū)動(dòng)電路后輸出信號(hào)由探測(cè)器測(cè)得約為3.2 ns脈寬的光脈沖如圖18所示。

圖18 3.2 ns光脈沖輸出

設(shè)置輸出重復(fù)頻率為1 MHz，即信號(hào)重復(fù)周期為1 000 ns時(shí)，探測(cè)的光信號(hào)輸出約999.17 ns的重復(fù)周期如圖19所示。

圖19 1 MHz重復(fù)頻率，周期999.17 ns光脈沖輸出

由于引腳及電路走線的特性影響，F(xiàn)PGA輸出的時(shí)序脈沖在主脈沖后存在脈沖波動(dòng)現(xiàn)象，但波動(dòng)峰值較小在容錯(cuò)范圍之內(nèi)，并在后續(xù)信號(hào)處理電路設(shè)置閾值予以消除。在最終輸出的光脈沖信號(hào)最低脈沖寬度可達(dá)到3.2 ns，實(shí)驗(yàn)的最高頻率可調(diào)節(jié)到1 MHz，觀測(cè)其誤差在1 ns以內(nèi)。

4 結(jié)束語(yǔ)

通過(guò)實(shí)驗(yàn)與驗(yàn)證，設(shè)計(jì)的可調(diào)窄脈沖驅(qū)動(dòng)電源系統(tǒng)能夠通過(guò)FPGA端的人機(jī)交互對(duì)輸出的脈沖光信號(hào)進(jìn)行納秒級(jí)調(diào)制，輸出可調(diào)控光脈沖的脈寬最窄為3 ns，最高調(diào)節(jié)重復(fù)頻率高至1 MHz,實(shí)現(xiàn)脈沖寬度和頻率在高頻的高精度實(shí)時(shí)調(diào)節(jié)，能有效避免因修改電路來(lái)改變半導(dǎo)體激光器輸出方案的操作復(fù)雜性。

在控制儲(chǔ)能電路開(kāi)關(guān)設(shè)計(jì)中有效驅(qū)動(dòng)GaN FET，能夠?qū)崿F(xiàn)納秒級(jí)快速開(kāi)關(guān)，在半導(dǎo)體激光器驅(qū)動(dòng)電路設(shè)計(jì)的研究上給予一定參考。此設(shè)計(jì)后期應(yīng)繼續(xù)提高FPGA調(diào)節(jié)精度及驅(qū)動(dòng)電路的穩(wěn)定性，并提升光脈沖的光功率，使得驅(qū)動(dòng)電源系統(tǒng)性能進(jìn)一步提升，對(duì)激光器的控制更加精密。