丁 巖，王一鳴

（中國電子科技集團(tuán)公司第四十七研究所，沈陽 110000）

1 引言

隨著SoC設(shè)計(jì)規(guī)模的與日俱增，其功能日趨復(fù)雜，芯片的驗(yàn)證階段占據(jù)了整個(gè)芯片開發(fā)的大部分時(shí)間。更多利用成熟IP核可減少SoC設(shè)計(jì)時(shí)間,但SoC驗(yàn)證仍然非常復(fù)雜與耗時(shí)。與一般ASIC驗(yàn)證的最大不同之處在于它的系統(tǒng)特性，SoC除了通常擁有更大的規(guī)模以外，往往有固件和軟件的需要，如操作系統(tǒng)、驅(qū)動(dòng)程序、通訊協(xié)議以及應(yīng)用程序等，這使得軟件仿真的速度會(huì)非常慢。因此需要在設(shè)計(jì)早期階段使用FPGA原型來驗(yàn)證SoC中嵌入的軟件，對系統(tǒng)進(jìn)行軟硬件的集成驗(yàn)證，以此大大加快芯片整體的驗(yàn)證速度[1]。從這一思路出發(fā)，提出一種基于Xilinx UltraScale+VU9PFPGA的原型驗(yàn)證系統(tǒng)。

2 系統(tǒng)架構(gòu)

2.1 SoC系統(tǒng)架構(gòu)

本FPGA原型驗(yàn)證系統(tǒng)所要驗(yàn)證的是一個(gè)SoC項(xiàng)目，其內(nèi)部集成了Flash、SRAM及多個(gè)內(nèi)部總線?？偩€上連接有DMA控制器、定時(shí)器、看門狗、RTC、CRC，以及豐富的通信接口，包括GPIO、AD轉(zhuǎn)換器、DA轉(zhuǎn)換器、I2C、I2S、SPI、USART、CAN、Ethernet MAC、USB、SDIO、FMC、DCMI、DMA2D、LTDC等模塊。詳細(xì)架構(gòu)圖如圖1所示。

圖1 待驗(yàn)證SoC的系統(tǒng)架構(gòu)

2.2 FPGA原型核心板資源架構(gòu)

研究選用Xilinx UltraScale+系列的FPGA原型系統(tǒng)。該系統(tǒng)包含1片XCVU9PFPGA，1片ZYNQ XC7Z045用作系統(tǒng)控制器，另有豐富的外設(shè)和IO資源。VU9PFPGA核心板的結(jié)構(gòu)如圖2所示。

圖2 VU9PFPGA核心板結(jié)構(gòu)圖

3 從ASIC到FPGA的移植

為了更高效更真實(shí)地驗(yàn)證SoC芯片的設(shè)計(jì)，需要將SoC芯片的數(shù)字邏輯部分以及模擬電路的數(shù)字控制部分移植到FPGA工程中實(shí)現(xiàn)。由于FPGA與ASIC在物理結(jié)構(gòu)上的不同，ASIC的代碼必須進(jìn)行一定的轉(zhuǎn)換后才能作為FPGA的輸入。FPGA及第三方廠商已經(jīng)實(shí)現(xiàn)并優(yōu)化了很多典型的IP核，例如Xilinx提供了基礎(chǔ)邏輯、總線接口與IO、數(shù)字信號處理、存儲(chǔ)器接口、微處理器、控制器等大量IP核，在代碼轉(zhuǎn)換時(shí)可以充分利用這些資源。

在從ASIC向FPGA版本轉(zhuǎn)換時(shí)主要需考慮三個(gè)因素：時(shí)鐘、存儲(chǔ)單元、IO單元。將SoC電路的全部功能引腳、GPIO、接口模塊引腳映射至FPGA原型板的外部IO引腳上。根據(jù)各個(gè)引腳的具體功能，設(shè)計(jì)外接拓展子板，在子板上對電路的功能進(jìn)行充分驗(yàn)證。

3.1 時(shí)鐘移植

在ASIC中，用布局布線工具來放置時(shí)鐘樹，利用代工廠提供的PLL進(jìn)行時(shí)鐘設(shè)計(jì)。

FPGA中通常已經(jīng)配置一定數(shù)量的PLL宏單元，并有針對時(shí)鐘優(yōu)化的全局時(shí)鐘網(wǎng)絡(luò)，一般是經(jīng)過FPGA的特定全局時(shí)鐘管腳進(jìn)入FPGA內(nèi)部，再經(jīng)過全局時(shí)鐘BUF適配到全局時(shí)鐘網(wǎng)絡(luò)。這樣的時(shí)鐘網(wǎng)絡(luò)可以保證相同的時(shí)鐘沿到達(dá)芯片內(nèi)部每一個(gè)觸發(fā)器的延遲時(shí)間差異最小。對時(shí)鐘的處理方法是使用FPGA內(nèi)部PLL替換ASIC版本中的PLL。所設(shè)計(jì)FPGA的PLL由Xilinx提供的Vivado工具所生成[2-3]，其時(shí)鐘配置界面如圖3所示。

圖3 時(shí)鐘配置界面

3.2 RAM資源替換

存儲(chǔ)單元在ASIC向FPGA版本轉(zhuǎn)化時(shí)，是必須進(jìn)行代碼轉(zhuǎn)換的。ASIC中的存儲(chǔ)單元通常用代工廠所提供的Memory Compiler來定制[4]。如果直接將ASIC代碼中的存儲(chǔ)單元作為FPGA的輸入，通常無法直接綜合，因此存儲(chǔ)單元要進(jìn)行代碼轉(zhuǎn)換。研究中SRAM的替換方法是使用Vivado工具中的Block Memory Generator。存儲(chǔ)器配置界面如圖4所示。

3.3 IO資源替換

ASIC項(xiàng)目中的IP一般使用的是由Foundry提供的IOPAD，而在FPGA驗(yàn)證過程中，需要使用FPGA的PAD資源對其進(jìn)行替換。FPGA中的雙向IOPAD使用方法[5]為：先在頂層代碼中使用雙向IO的代碼寫法例化IO接口，以PA0管腳為例，代碼為：

然后在工程XDC約束文件中定義管腳的pins約束以及電平標(biāo)準(zhǔn)。本項(xiàng)目中外設(shè)接口的電平標(biāo)準(zhǔn)為LVCMOS33。FPGA原型核心板的電平統(tǒng)一設(shè)計(jì)標(biāo)準(zhǔn)為LVCMOS18。最終IO電平約束方法如下[6]：

圖4 存儲(chǔ)器配置界面

4 FPGA原型子板設(shè)計(jì)實(shí)現(xiàn)

FPGA原型驗(yàn)證系統(tǒng)的選型應(yīng)考慮待測產(chǎn)品的邏輯規(guī)模和硬件接口需求等因素。一方面，SoC設(shè)計(jì)規(guī)模的不斷增大，對應(yīng)著FPGA器件容量需求的增加。另一方面，F(xiàn)PGA器件的制造工藝也在不斷提升，Xilinx UltraScale+系列FPGA現(xiàn)已進(jìn)入16nm以下芯片工藝，F(xiàn)PGA的HP IO BANK電平標(biāo)準(zhǔn)只支持低電壓電平標(biāo)準(zhǔn)[7]。因此，在子板的設(shè)計(jì)上使用電平轉(zhuǎn)換器（Level Shifter）芯片對接口的IO電平進(jìn)行轉(zhuǎn)換。原型系統(tǒng)及子板系統(tǒng)結(jié)構(gòu)如圖5所示。

電平轉(zhuǎn)換器電路選用的是TI的TXS0108芯片。這款8位非反向轉(zhuǎn)換器使用兩個(gè)獨(dú)立的可配置電源軌，A端口跟蹤VCCA引腳的電源電壓，引腳可接受1.4V到3.6V范圍內(nèi)的任意電源電壓；B端口跟蹤VCCB引腳的電源電壓，引腳可接受1.65V到5.5V范圍內(nèi)的任意電源電壓。這兩個(gè)輸入電源引腳可實(shí)現(xiàn)1.5V、1.8V、2.5V、3.3V和5V電壓節(jié)點(diǎn)之間的任意低壓雙向轉(zhuǎn)換。TXS0108芯片電路原理圖如圖6所示。

圖5 FPGA原型系統(tǒng)及子板系統(tǒng)結(jié)構(gòu)圖

圖6 TXS0108芯片電路

5 軟硬件協(xié)同驗(yàn)證

SoC軟件開發(fā)環(huán)境基于MDK5實(shí)現(xiàn)。MDK是RealView MDK的簡稱，源自德國KEIL公司。MDK5由兩個(gè)部分組成：MDK Core和Software Packs。其中Software Packs可獨(dú)立于工具鏈進(jìn)行新芯片支持和中間庫的升級[8]。Real MDK支持多種SoC處理器內(nèi)核，自動(dòng)配置啟動(dòng)代碼，集成Flash燒寫模塊，擁有強(qiáng)大的設(shè)備模擬、性能分析等功能。

本研究SoC項(xiàng)目中包含有MCO時(shí)鐘輸出引腳，可以通過程序選擇內(nèi)部PLL時(shí)鐘、系統(tǒng)時(shí)鐘（SYSCLK）輸出以及配置時(shí)鐘頻率等。使用MCO管腳輸出50MHz SYSCLK時(shí)鐘。驗(yàn)證步驟為：首先在PC機(jī)上實(shí)現(xiàn)SoC系統(tǒng)的FPGA移植工程，經(jīng)過綜合、實(shí)現(xiàn)、生成比特流文件，通過JTAG-FPGA將比特流下載到FPGA中；在PC機(jī)上編寫軟件測試程序，通過JTAG-SoC由子板通道下載到SoC的存儲(chǔ)器中，SoC核心讀取并執(zhí)行存儲(chǔ)器中的指令，控制外圍模塊工作，從而驗(yàn)證SoC的設(shè)計(jì)功能是否正確。

基于上述原理，搭建如圖7所示FPGA原型系統(tǒng)環(huán)境，驗(yàn)證50Mhz時(shí)鐘IO測試。

圖7 FPGA原型系統(tǒng)環(huán)境

通過上述設(shè)計(jì)驗(yàn)證子板實(shí)驗(yàn)測試，使用以上電平轉(zhuǎn)換電路，可以有效地將VU9P的核心板FPGA的原1.8V電平轉(zhuǎn)換到3.3V標(biāo)準(zhǔn)電平。

TXS0108芯片電路信號實(shí)測結(jié)果如圖8所示。圖8(a)為在FPGA端1.8V電平下50Mhz頻率的示波器實(shí)測信號；圖8(b)則為在經(jīng)過TXS1018芯片進(jìn)行電平轉(zhuǎn)換后3.3V電平下50 Mhz頻率的示波器實(shí)測信號。根據(jù)示波器采樣信號可以看出，信號轉(zhuǎn)換功能正確，實(shí)現(xiàn)了設(shè)計(jì)的預(yù)期。

圖8 TXS0108芯片電路信號實(shí)測結(jié)果

6 結(jié)束語

通過對Xilinx UltraScale+VU9P器件FPGA的原型系統(tǒng)的搭建，實(shí)現(xiàn)了研究SoC項(xiàng)目的軟硬件協(xié)同驗(yàn)證。根據(jù)對實(shí)際信號的測量，電源轉(zhuǎn)換電路的可行性也得到了驗(yàn)證，另外還在此平臺(tái)上完成了部分其他通信協(xié)議的驗(yàn)證。研究為使用UltraScale+系列器件的FPGA進(jìn)行3.3V電平下SoC原型驗(yàn)證提供了實(shí)測參考。基于FPGA的SoC原型驗(yàn)證是一項(xiàng)非常復(fù)雜的系統(tǒng)工程，其中還有諸多技術(shù)領(lǐng)域在未來有待更進(jìn)一步的深入研究與提升。