俞大磊，崔西寧，李成文，劉婷婷，周勇

航空工業(yè)西安航空計算技術研究所，西安 710065

由于航空電子系統特殊的應用環(huán)境，相比于普通的計算機，機載計算處理平臺在體積、功耗、重量、可靠性等方面有更加嚴格的約束。航空電子系統經歷了分立式、聯合式、綜合模塊化(IMA)3個重要的發(fā)展階段，在此過程中，機載計算處理平臺的架構也從分立式、基于1553B總線的分布式，發(fā)展到核心處理機+網絡的集中分布式結構，每次架構變化在很大程度上得益于計算處理平臺性能的提升。雖然機載計算處理平臺的處理性能越來越高，但是體積、功耗、重量等通用質量特性也越來越大。早期聯合式航電系統采用的計算處理平臺體積小、重量輕，但是性能普遍不高。目前廣泛采用的綜合模塊化計算處理平臺可以實現從前端傳感器數據處理到后端顯示處理的全航電系統高度綜合。這種高度綜合化的架構一方面帶來了體積、重量的上升，另一方面也提出了液冷散熱的需求。因此，針對中小型飛機航空電子系統應用環(huán)境對計算處理平臺體積、重量和散熱條件的限制，有必要對計算處理平臺進行高性能、小型化、低功耗的設計。目前國內外已經開展了相關的研究，法國和日本的某些廠家推出重量幾百克的IMA產品，其中法國Adeneo公司和英國e2v聯合研發(fā)出的機載多核計算機重量不足300 g。ARINC 公司制訂了ARINC836標準來替代現行ARINC600標準,該標準規(guī)定了分布式綜合模塊化航空電子系統的安裝方法、連接器及環(huán)境適應性要求。相比于ARINC600標準,該標準可使航電設備重量和體積均減少40%以上。未來分布式IMA有可能引進云計算、霧節(jié)點等新技術，國內某廠家提出基于云微智能分級分布的航空電子系統架構，采用智能微系統、可變拓撲的網絡和標準的軟件、硬件、數據接口，實現處理、傳感、作動、武器的云節(jié)點化。

在體積、重量和功耗(SWaP)嚴格受限的情況下，提升計算處理平臺性能的方式主要有提升處理器的性能和提升總線的性能2種。

從提升處理器性能的方向來說，傳統的依靠提升單核處理器工作頻率來提升處理器性能的方法已經遇到瓶頸，單純地提高處理器工作頻率會導致不均衡的功耗和散熱損耗，并由于芯片內部和外部的串擾、信號延遲和反射引起越來越多的問題。由于多核處理器具有很高的集成度，可以用較低的功耗代價取得較好的系統性能，通過資源共享有效的減小系統的功耗、體積和重量，已成為系統性能提升的有效途徑。多核計算體系結構在消費電子領域的研究始終處于最前沿，而出于性能和“Low SWaP”的提升需求，多核處理技術在航空電子系統等安全關鍵應用領域的適應性將成為亟待解決的關鍵問題。歐美許多國家已經開始在航空電子系統中推廣應用多核處理器，并形成了包括操作系統、系統配置、系統測試、系統監(jiān)控、系統開發(fā)的一整套的高確定性多核處理方案。美國伊利諾伊大學的UPCRC(Universal Parallel Computing Research Center)研究中心、加州大學伯克利分校的ParLab實驗室,瑞典的UPMARC(Uppsala Programming for Multicore Architectures Research Center)研究中心，WindRiver、GreenHills、DDC-I等嵌入式操作系統廠商都已開展針對多核處理器的論證和技術驗證，取得了一系列的研究成果，AEEC(Airlines Electronic Engineering Committee)完成了ARINC 653標準修訂，風河公司開發(fā)了操作系統 Wind River 653 3.X。國內眾多大公司也已開展多核處理器以及多核操作系統相關研究，國防科技大學和中國科學院相繼推出了“飛騰”和“龍芯”系列的多核處理器，航空工業(yè)西安航空計算技術研究所研制的國產自主版權操作系統天脈2多核版本已經可以支持多核處理器在航空電子系統中的應用。與采用單核處理器相比，多核處理器的應用可使機載計算處理平臺的集成化程度更高，有效降低計算處理平臺的體積、重量和功耗。因此從性能、功耗、體積、重量等方面綜合考慮，多核處理相比于單核具有顯著優(yōu)勢，是提升計算處理平臺性能和集成密度，進而確保航空電子系統整體性能的最佳選擇。

從提升總線性能的方向來說，當前的計算處理平臺大多采用LBE(Local Bus Extension)、VME (VersaModule Eurocard)、CPCI(Compact Peripheral Component Interconnect)、FC (Fiber Channel)等總線作為背板總線，LBE、VME和CPCI總線均屬于并行總線，其中CPCI總線極限理論可用帶寬為133 MByte/s，帶寬和延遲均不能滿足計算處理平臺日益發(fā)展的需求。FC總線傳輸速率高、時延小、誤碼率低，但同時也帶來了成本、功耗和體積的上升，不滿足計算處理平臺“Low SWaP”的需求。面向航空電子系統等嵌入式抗惡劣環(huán)境，國外廠家大力發(fā)展RapidIO、PCIe等高速信號傳輸技術，RapidIO2.0、PCIe2.0等第2代技術已經成熟，并且得到廣泛應用，目前正在向第3代技術發(fā)展。CPCIe(CompactPCI Express)在兼容PCIe總線全部接口協議的基礎上結合了CPCI總線的機械結構形式，采用高級差分結構(ADF)連接器替代PCIe的金手指式互連方式，這在實現PCIe總線體系結構、突破帶寬的同時，可以提供高可靠、高擴展、高兼容、低延時的連接特性，同時保持高速差分信號的完整性。CPCIe采用點對點串行連接代替CPCI的共享并行架構，為每一設備分配獨享的通道帶寬，保證了每個設備的帶寬資源，提高了數據傳輸率。CPCIe1.0單個收發(fā)通道的可用帶寬高達250 MByte/s，CPCIe2.0可達到500 MByte/s，CPCIe3.0可達到1 GByte/s。

針對計算處理平臺高性能、小型化、低功耗的設計需求，本文研究一種基于CPCIe高速總線的機載多核計算處理平臺。首先給出計算處理平臺的架構，然后對多核處理的關鍵技術、CPCIe高速總線設計進行探討，并對CPCIe總線進行仿真與測試，最后給出系統驗證結果。

1 計算處理平臺設計

1.1 總體架構

計算處理平臺是具備自主航路規(guī)劃和自主避障功能的某新型無人機航空電子系統的任務處理和管理中心，承擔航空電子系統的任務管理、航路規(guī)劃、數據處理與數據融合、火控計算、綜合導航、武器管理、網絡通信管理、系統健康管理等功能。計算處理平臺包括1塊電源模塊(PSM)、2塊通用處理與輸入/輸出(I/O)模塊(GPIO)及1塊數字地圖模塊(DMM)。各模塊功能獨立，通過系統內總線連接，在應用的統一調度和管理下共同完成系統功能。

由于計算處理平臺在重量、體積和功耗嚴格受限的條件下要承擔大量的高性能計算處理任務，從處理器架構、主頻、高速緩存、存儲接口、I/O接口和功耗等方面對處理器進行綜合考量，最終選擇高性能、低功耗的PowerPC架構多核處理器。為了實現2塊GPIO模塊與DMM模塊間的高速數據交換，采用背板CPCIe高速總線實現模塊間的數據通信。CPCIe支持點對點拓撲，2個端口獨占發(fā)送和接收帶寬，數據傳輸延遲低，確定性好，具有結構簡單、可靠性高的優(yōu)點。

計算處理平臺采用28 V電源供電，對外提供多種電信號接口，用于實現計算處理平臺與飛行控制、慣性導航、雷達、標準武器接口單元、測控系統、維護接口板、任務數據記錄器等任務子系統之間的交聯通信。對外接口主要包括離散量輸入端口，與標準武器接口單元交聯的離散量輸出端口，與測控系統、維護接口板等設備交聯的異步RS422接口，與飛行控制、慣性導航、雷達等任務子系統之間的1553B總線接口，以及與任務數據記錄器的1394B總線接口等。計算處理平臺架構如圖1所示。

圖1 計算處理平臺架構Fig.1 Architecture of computing processing platform

1.2 計算處理平臺設計與實現

計算處理平臺的設計與實現充分考慮未來的發(fā)展趨勢和可升級性，處理器局部資源在滿足需求的前提下具有一定的擴展性，盡可能提供更高的處理、通信能力。對于硬件、軟件的一些關鍵接口采用COTS產品，實現標準化、模塊化設計。采用“Low SWaP”設計，提高功能集成度，減小計算處理平臺的體積、重量和功耗，降低熱設計難度。

GPIO模塊主要完成航路規(guī)劃、高性能數據處理、RS422數據、1553B數據和1394B數據的收發(fā)及離散信號的輸入輸出等功能。DMM模塊用于存儲和處理數字高程地圖，主要由1塊處理器子卡和1塊1 TB的SATA電子盤構成。PSM模塊能夠將輸入的28 V直流電源進行控制轉換后輸出5 V電源供其他模塊使用。計算處理平臺內部模塊采用多核處理技術，通過CPCIe高速總線完成模塊間通信，同時為了提升容錯能力，對GPIO模塊進行余度設計。

1.2.1 多核處理

為了實現高性能處理，GPIO1、GPIO2、DMM模塊均采用高性能、低功耗的多核處理器進行設計。多核處理器中每個核具有獨立的L1 Cache和L2 Cache，并且共享L3 Cache、DDR3/DDR4控制器及外設。多核處理器內部集成PCIe2.0、SATA2.0、千兆以太網等豐富的接口資源，方便平臺功能的擴展。本方案中的多核處理架構實現了統一內存模型，即所有核共享相同的物理地址空間。這簡化了平臺設計，整個多核芯片通過共享的存儲器總線與主存儲器控制器相連，處理器核之間通過一種基于低延時共享物理內存的通信機制來實現相互之間的同步。

1.2.2 CPCIe高速總線

2塊GPIO模塊和DMM模塊通過背板CPCIe總線連接。每個模塊通過背板引出兩路對外CPCIe高速串行總線，分別與另外2個模塊點對點連接。CPCIe總線配置為x1(單通道)模式，電氣規(guī)范滿足PCIe2.0版本規(guī)范要求。

點對點連接的架構保證了計算處理平臺不通過PCIe交換就可實現內部所有模塊的高速信號互連，工程實現階段可以省去PCIe交換芯片，一方面可以為計算處理平臺降低約7 W的功耗，另一方面也解決了可能由于PCIe交換芯片造成單點故障的隱患，提升了計算處理平臺的可靠性。

1.2.3 余度設計

2塊GPIO模塊采用1+1余度方式設計，物理上可以完全互換，實現系統的功能備份和重構。每個GPIO模塊由I/O處理模塊、1553B多路傳輸數據總線接口(MBI)子卡和1394B子卡組成，I/O處理模塊實現處理器最小系統及離散量輸入輸出、RS422總線等外圍接口電路，通過1路PCI總線至1塊PMC背板形式的MBI子卡，對外實現2路雙余度1553B總線，通過1路PCIe總線至1塊XMC背板形式的1394B子卡，對外實現1路雙端口1394B總線。

2 多核處理關鍵技術

2.1 多核操作系統架構

為了充分利用多核資源，同時考慮任務間的空間隔離，選用VxWorks6.9操作系統。VxWorks6.9引入RTP(VxWorks Real-Time Pro-cess)模式編程，這種模式兼顧了內核保護性和實時性，應用程序相互獨立，互不影響，增加了內核的穩(wěn)定性。多核操作系統架構主要考慮SMP(Symmetrical Multi-Processing)和基于核綁定的SMP這2種OS(Operating System)架構。

SMP架構是對稱多處理器架構，一個OS實例同時管理所有CPU內核，應用并不綁定到某個內核。操作系統實現對多核的計算資源分配和外部資源分配。該方式需要專用的操作系統內核，不能簡單地通過操作系統改造實現。

基于核綁定的SMP架構是綁定多處理器架構，一個OS實例同時管理所有CPU內核，每個應用被綁定到指定的內核。

從并行性、任務調度、任務確定性、故障隔離、單核軟件重用性、負載均衡、外設訪問方式、外設管理、核間通信及調試等方面對比SMP和基于核綁定的SMP這2種OS架構，對比結果如表1所示。

表1 OS架構對比Table 1 Comparison of OS architectures

通過上面的對比，基于核綁定的SMP架構具有實時性高、確定性強、單核移植方便的優(yōu)點，但是存在應用對核可見、調試麻煩，同時運行時無法實現動態(tài)負載均衡，需要通過靜態(tài)配置進行負載的均衡等缺點。SMP架構具有任務間的并發(fā)性好、調試簡單、可以實現動態(tài)負載均衡，更加有效地利用多核資源等優(yōu)點，但是存在單核應用移植麻煩、需要考慮任務間的并發(fā)、確定性低，任務運行期間可能會在核間進行動態(tài)遷移等缺點。

機載計算處理平臺應用于安全關鍵領域的航空電子系統，是一種強實時嵌入式計算平臺。考慮后續(xù)擴展性(處理器核數)、計算處理平臺確定性、繼承性(已有應用軟件支持并行執(zhí)行的復雜度)、技術先進性(多核資源管理)、耦合性(2個核的任務松耦合)等方面因素，操作系統采用核綁定SMP架構。

2.2 基于核綁定的SMP調度機制

基于核綁定的SMP主要依靠任務設置親和性(taskCpuAffinitySet)和CPU預留(vxCpuReserve)2種方法實現。

雖然任務在任何處理器核上運行的默認SMP操作可以提供最佳的總體負載平衡，但是對于安全關鍵領域的航空電子系統，通過任務設置親和性的方法將特定的任務分配給指定的處理器核可以極大提高任務的確定性。操作系統使用專用函數組可以將任務綁定到指定的處理器核上,以此實現任務設置親和性的功能。設置了親和性的任務只能運行在指定的處理器核上，沒有設置親和性的任務，仍然可以在所有核上運行。對于RTP程序來說，如果創(chuàng)建RTP的任務指定了核，那么該任務創(chuàng)建的RTP也指定了相應的核。

由于沒有設置親和性的任務作為全局隊列仍然會運行在所有的處理器核上，因此即使是設置了親和性的任務，仍然存在被其他任務中斷運行的可能。操作系統提供了CPU預留功能，將CPU預留給那些設置了CPU親和性的任務。被預留的CPU，除了綁定的任務，其他任務不能在該CPU上運行，這樣可以有效地保證綁定任務不被其他任務搶占，進而改善系統的性能。

2.3 CPCIe共享外設確定性設計

多個核上的應用可能出現對CPCIe的并發(fā)訪問，如果未加互斥保護，可能出現設備I/O混亂。如果保護不當，又會造成設備訪問拒止或超時。CPCIe共享外設的確定性設計主要通過如下2種方法。

1) 支持設備獨占模式。設備綁定在指定核上運行，其他核不使用該設備。在應用使用固定設備場景中，應用、核及設備形成一個資源域，域之間相互隔離。利用處理器硬件的IOMMU(Input/Output Memory Management Unit)機制，限定在域內訪問設備，域內的任務只能在指定核上運行。通過這種方式建立核與設備的確定性連接關系。例如將CPCIe設備分配給核心1使用，核心1通過執(zhí)行驅動程序操作該設備，只有運行在核心1上的應用才能使用該設備。

2) 支持基于互斥保護的設備共享模式。對設備驅動程序進行互斥保護，只有獲得了互斥鎖的核才能執(zhí)行驅動程序操作設備。核心1和核心2共享物理設備，在設備驅動層增加互斥鎖保護，形成臨界區(qū)，2個核通過獲取互斥鎖進入臨界區(qū)，運行于核心1上的應用和運行于核心2的應用都能夠使用該設備。

本方案采用設備獨占方式對CPCIe共享外設進行確定性設計，支持處理器核對CPCIe的獨立訪問。

3 CPCIe高速總線

3.1 CPCIe設計規(guī)范

CPCIe規(guī)范中對機械結構和電氣結構均作出了詳細規(guī)定。機械結構中包括模塊和插槽、差分連接器和歐卡，電氣結構中包括PCIe協議和SMBus。PICMG為CPCIe系統定義了不同的插槽和模塊類型，以滿足不同細分市場的需求。插槽的類型包括系統槽、Type1外設插槽、Type2外設插槽、混合外設槽及交換槽。模塊的類型包括系統模塊、Type1外設模塊、Type2外設模塊及交換模塊。

CPCIe規(guī)范使用CPCI連接器、高級差分結構(ADF)連接器和電源連接器來定義不同的插槽和模塊。高級差分結構(ADF)連接器主要用于傳輸高速差分信號，特征阻抗為100 Ω，頻率在3 GHz時輸入衰減小于1 dB，具有高可靠的高速信號傳輸、高接觸密度并支持高可靠的信號轉發(fā)等特性。計算處理平臺內部GPIO1模塊、GPIO2模塊和DMM模塊通過背板CPCIe總線互連，每個模塊設計2路CPCIe2.0接口與另外2個模塊互連，均為x1模式，物理上為一對同時工作的發(fā)送和接收通道。由于所有CPCIe高速差分信號都在背板上傳輸，如何確保高速信號的數據完整性是CPCIe系統的關鍵技術。GPIO模塊和DMM模塊選用的背板連接器遵守標準CPCIe規(guī)范，采用1個CPCIe電源連接器，2個2排10列擁有20個差分對的高級差分結構(ADF)連接器和1個110腳防插錯CPCI連接器。CPCIe高速總線互連架構如圖2所示。

圖2 CPCIe高速總線互連架構Fig.2 Interconnection architecture of CPCIe bus

CPCIe規(guī)范支持系統插槽及其他幾種不同鏈路寬度和類型的插槽，在開發(fā)背板時可以從中選擇這些插槽類型。CPCIe規(guī)范定義了用于通信接口類型、插槽類型和背板中每個插槽的接口的描述符。有了這些描述符，通過創(chuàng)建一個應用程序，用戶可以獲取系統的通信接口類型、插槽類型等能力。系統模塊和背板包含用于讀取背板能力記錄的SMBus，能力記錄足以描述PCI、PCIe1.0等不同的接口，背板能力記錄還可以對背板進行唯一標識。CPCIe背板具有串行可擦除可編程只讀存儲器(EPROM)，EPROM連接到SMBus，用于存儲背板標識和能力記錄。

3.2 CPCIe信號完整性和工藝要求

機載計算處理平臺對傳輸在PCB上的CPCIe高速差分信號的信號質量有很高的要求。由于高速PCB的設計需要考慮介質、平面分割、信號的等長等不同的因素，因此需要通過仿真來提供PCB設計依據，在電路設計之初就采用仿真工具進行仿真驗證，并根據仿真結果不斷的修改設計。

CPCIe數據傳輸方法使其非常適合使用FR4材料制作PCB，為了確保高速信號的數據完整性，背板高速數據信號需嚴格進行阻抗匹配。CPCIe的收發(fā)差分信號對，使用蛇形走線嚴格控制等長，同時CPCIe需要在發(fā)射端和接收端之間交流耦合。

實際PCB布板時由于布線密度太高，CPCIe無法實現同一層布線，故采用多層布線。在多層PCB制造過程中，鉆出通孔后需要通過孔壁沉銅來保證貫通孔導電，以此聯通不同信號層信號線，此時沒有在信號路徑上的一段過孔就成為一個過孔殘樁(Stub)。PCB設計時貫通過孔帶來的Stub對CPCIe高速信號的信號完整性有很大的影響，因此需要對Stub進行背鉆處理，這時從背面選擇一個比過孔孔徑大一點的鉆頭，把沒有在信號路徑上的一段過孔的銅壁鉆掉，使這段過孔失去導電性能，從而消除Stub，這就是背鉆過孔工藝。

4 CPCIe總線仿真與測試

CPCIe總線仿真采用Ansys 3Dlayout仿真工具。仿真針對基于CPCIe架構的計算處理平臺方案，評估CPCIe2.0高速總線的多級連接器、過孔、長走線等問題引起的總線物理特性，同時為了保持未來的可擴展性，對CPCIe3.0高速總線也進行了仿真。仿真采用圖1中計算處理平臺作為高速總線系統互連模型，模型設計過程中考慮了所有現場可編程邏輯門陣列(FPGA)、CPU模型及中間所有連接器模型，同時對模塊、背板的厚度也進行了預計。

4.1 無源鏈路仿真

4.1.1 插入損耗

為了滿足輸入、輸出的電平要求，CPCIe2.0協議要求插入損耗在1.25 GHz時不得大于13.2 dB，在0.625 GHz時不得大于9.2 dB。對于PCIe3.0協議要求，本次仿真的系統屬于經多級連接器的長鏈路互連，應采用在1 GHz時不得大于6.5 dB、在4 GHz時不得大于20 dB的要求。

通過仿真，并加入CPCIe2.0、CPCIe3.0協議的要求，插入損耗的結果如圖3所示。從仿真結果可以看出，插入損耗滿足協議要求，實際鏈路在1.25 GHz，衰減為-4.87 dB，即信號衰減了其最大允許衰減幅度的24.35%。在2.5 GHz，衰減為-9.96 dB，即信號衰減了其最大允許衰減幅度的49.8%。

圖3 插入損耗仿真結果Fig.3 Simulation results of insertion loss

4.1.2 回波損耗

回波損耗是由于傳輸鏈路中阻抗不連續(xù)產生反射的損耗。對于差模的回波損耗而言，CPCIe2.0協議要求在50 MHz～1.25 GHz頻段內小于-10 dB，在1.25～2.50 GHz頻段內小于-8 dB。對于共模的回波損耗而言，CPCIe2.0協議要求在50 MHz～2.50 GHz的頻段內小于-6 dB。接收端與發(fā)送端的回波損耗要求一致。

通過仿真，鏈路的差模回波耗損結果如圖4所示，共?；夭ê膿p結果如圖5所示。

圖4 差?；夭〒p耗結果Fig.4 Simulation results of differential mode return loss

圖5 共?；夭〒p耗結果Fig.5 Simulation results of common mode return loss

仿真通過盡可能控制信號上升沿陡峭來趨于實際信號，仿真后通過優(yōu)化來趨于理想信號，因此要求高頻諧波越多越好。且仿真主要是針對電特性進行 優(yōu)化，因此不考慮8B/10B編碼的加窗。

從仿真結果可以看出，共?；夭ê膿p在50 MHz～2.5 GHz 的頻段內都遠小于-6 dB，滿足CPCIe2.0協議要求。差?；夭ê膿p在接近2.5 GHz時有超標1 dB，即協議要求反射小于其幅度的39.81%，實際反射結果為其幅度的44.67%。

對于CPCIe1.0協議，可用帶寬為250 MByte/s×8=2 Gbit/s，由于CPCIe1.0采用8B/10B編碼，傳輸速率為2 Gbit/s×10/8=2.5 GT/s(千兆傳輸/秒)，對應頻率為1.25 GHz，回波損耗滿足要求。對于CPCIe2.0協議，可用帶寬為500 MByte/s×8=4 Gbit/s，由于CPCIe2.0采用8B/10B編碼，傳輸速率為4 Gbit/s×10/8=5 GT/s，對應頻率為2.50 GHz，差模回波耗損超標。由于目前仿真中未使用背鉆過孔，實際設計時需要對鏈路上的過孔進行背鉆處理，可以有效減小反射。

4.2 電氣特性仿真

CPCIe屬于高速串行總線，其中CPCIe2.0的傳輸速率高達5 GT/s，即每秒傳輸5千兆次，如果僅僅衡量某一個周期的信號質量，無法評估整個信號的質量。因此采用眼圖來衡量CPCIe高速串行傳輸的信號質量。在上述仿真的基礎上，增加驅動接收模型進行信號的電氣特性仿真，發(fā)送端波形如圖6所示，接收端管腳處波形如圖7 所示。

圖6 發(fā)送端波形Fig.6 Waveform of transmitter

圖7 接收端管腳處波形Fig.7 Waveform of receiver

CPCIe2.0電氣特性的協議要求信號的數據單元時間為200 ps，差分輸入的峰峰值幅度最小100 mV，最大1.2 V，最大的接收端的總抖動為0.4個數據單元時間，眼圖張開建議大于0.6個數據單元時間，即120 ps。

經過眼圖與協議對比分析，通道的接收端管腳處不滿足電氣特性的要求。接收端發(fā)生了碼間串擾(ISI)。這是由于FR4板材帶來介質損耗，鏈路中連接器、過孔、匹配器件等物理結構帶來導體損耗，導致信號傳輸鏈路頻域受限，接收端信號波形在時域上展寬，相鄰碼元間互相重疊，從而引起碼間串擾。碼間串擾可以通過均衡來補償。均衡算法是通道傳遞函數的逆過程，用于平衡通道對高頻和低頻衰減的影響，有效降低ISI，最終實現信號無失真?zhèn)鬟f。CPU處理器的高速SerDes接口中包括了解碼器、均衡器和數據恢復單元，均衡器中集成判決反饋均衡(DFE)、前饋反饋均衡(FFE)和連續(xù)時間線性均衡(CTLE)等均衡算法，通過配置接收端均衡控制寄存器的參數，就可實現接收端的均衡。接收端內部進行均衡處理后的波形如圖8所示。

圖8 接收端均衡后波形Fig.8 Waveform after equalization at receive

可以看出，通過接收端的均衡處理后，電氣特性滿足協議要求。由于過度均衡會增加抖動，因此在實際設計過程中會提前評估CPU處理器中接收器的均衡能力，然后根據傳輸信道調節(jié)到一個合適的均衡值。

4.3 性能測試

在計算處理平臺中對CPCIe性能進行測試，通過在根節(jié)點(RC)和端節(jié)點(EP)之間傳輸固定大小的數據，然后采用在程序中標記時間戳的方法測試數據傳輸的時間，通過數據大小和時間的比值獲取CPCIe傳輸帶寬。CPCIe采用8B/10B編碼，導致占用了20%的原始信道帶寬。除此之外，CPCIe的實際傳輸帶寬還受到處理層數據包(TLP)中的非數據內容、數據鏈路層數據包(DLLP)，甚至RC端驅動和應用程序的影響。計算處理平臺CPCIe性能測試結果如表2所示。通道A設置GPIO1模塊為RC，GPIO2模塊為EP，實測寫通信帶寬為287.7 MByte/s,通道B設置GPIO1模塊為RC，DMM模塊為EP，實測寫通信帶寬為287.5 MByte/s，通道C設置GPIO2模塊為RC，DMM模塊為EP，實測寫通信帶寬為287.5 MByte/s。通過測試可以看出，采用CPCIe進行數據傳輸能夠有效提高整個系統的傳輸帶寬。

表2 CPCIe性能測試結果Table 2 CPCIe performance test results

5 系統驗證

航空電子系統對機載計算處理平臺的體積、重量、功耗有嚴格的約束，隨著摩爾定律的發(fā)展，基于半導體材料的集成電路里面器件的集成度已經接近了物理的極限，性能和功耗、體積、重量等約束因素的平衡是機載計算處理平臺設計必須面對的關鍵技術挑戰(zhàn)。因此，機載計算處理平臺已經從單純提高性能，轉變?yōu)樘岣邌挝荒芎男阅?、單位體積性能和單位重量性能。本方案用性能功耗比(單位MIPS/W)來表示單位能耗的計算能力，用性能體積比(單位MIPS/cm)來表示單位體積的計算能力，用性能重量比(單位MIPS/g)來表示單位重量的計算能力。

本方案提出的計算處理平臺已經通過軟硬件綜合聯試及系統綜合驗證，從性能功耗比、性能體積比、性能重量比3個方面將本方案與傳統聯合式架構和IMA架構進行對比，傳統聯合式架構選取了某無人機任務管理計算機，IMA架構選取了某飛機綜合處理機，本方案是針對某自主飛行無人機的計算處理平臺。性能功耗比、性能體積比和性能重量比3個性能評估指標對比結果如表3所示。與傳統的聯合式架構相比，本方案實現的計算處理平臺性能功耗比提升約7倍，性能體積比提升約24倍，性能重量比提升約15倍。與IMA架構相比，本方案實現的計算處理平臺性能功耗比提升約5倍，性能體積比提升約2倍，性能重量比提升約1.7倍，可以滿足嵌入式環(huán)境對計算處理平臺小型化、低功耗、輕重量、高性能的需求。

表3 性能評估指標對比Table 3 Comparision of performance evaluation indexes

6 結 論

提出了一種基于CPCIe總線的機載計算處理平臺方案。針對機載航空電子系統計算處理平臺對高性能、小型化、低功耗的迫切需求，研究了一種基于CPCIe高速總線和多核處理器的機載計算處理平臺架構，解決了多核處理和CPCIe高速信號完整性在航空電子系統中的適應性問題，對多核操作系統架構、基于核綁定的SMP調度機制和共享外設確定性設計等多核處理關鍵技術進行研究，從CPCIe規(guī)范和信號完整性工藝對CPCIe高速總線進行設計，并對CPCIe總線信號完整性進行了仿真和測試，驗證了方案的信號完整性以及對通信帶寬的改善程度。設計并實現了一款基于CPCIe高速總線的分布式機載多核計算處理平臺，在該平臺上進行了實施驗證。采用性能功耗比、性能體積比和性能重量比等評估指標對計算處理平臺進行綜合評估，具體結論如下：

1) 相比于傳統的聯合式架構和綜合模塊化架構，計算處理平臺的性能功耗比分別提升約7倍、5倍。

2) 相比于傳統的聯合式架構和綜合模塊化架構，計算處理平臺的性能體積比分別提升約24倍、2倍。

3) 相比于傳統的聯合式架構和綜合模塊化架構，計算處理平臺的性能重量比分別提升約15倍、1.7倍。

本方案實現的計算處理平臺可以滿足中小型飛機航空電子系統對計算處理平臺小型化、低功耗、輕重量、高性能的需求，具有一定的工程應用參考價值。