李士剛,祝周榮

(海裝駐上海地區(qū)第六軍事代表室，上海 201109)

0 引言

國產(chǎn)P1750A的研制成功并大量投入使用，規(guī)避了1750芯片完全依賴進(jìn)口的風(fēng)險(xiǎn)，使得MIL-STD-1750A指令集已經(jīng)成為我國星載彈載計(jì)算機(jī)常用指令集之一，它提供多種數(shù)據(jù)類型，包括16位、32位整數(shù)和32位、48位浮點(diǎn)數(shù)，以及直接尋址、間接尋址、立即尋址、短變址、長變址尋址等十三種尋址方式，指令類型有130種。

通常星載彈載計(jì)算機(jī)的結(jié)構(gòu)是CPU+FPGA結(jié)合的方式來控制各個(gè)存儲(chǔ)模塊和IO模塊，如看門狗電路、存儲(chǔ)器控制功能(包括EDAC)、總線接口芯片控制電路等。CPU軟件和FPGA產(chǎn)品都有程序的概念，都要進(jìn)行專門的驗(yàn)證和測(cè)試，現(xiàn)有的測(cè)試方式通常是將CPU軟件和FPGA產(chǎn)品分開測(cè)試，CPU軟件在硬件平臺(tái)上進(jìn)行測(cè)試，而FPGA產(chǎn)品只能通過仿真器對(duì)CPU時(shí)序的讀寫IO時(shí)序和讀寫SRAM時(shí)序進(jìn)行單一模擬，但是實(shí)際CPU時(shí)序會(huì)根據(jù)各種指令集產(chǎn)生不同時(shí)序和不同時(shí)序組合，因此現(xiàn)有測(cè)試方法僅能滿足簡單測(cè)試用例的實(shí)施，缺少通用性，時(shí)序產(chǎn)生的隨意性和主觀性較強(qiáng)，不能真正反映實(shí)際CPU時(shí)序的運(yùn)行情況，從而導(dǎo)致FPGA內(nèi)部設(shè)計(jì)隱患無法發(fā)現(xiàn)。因此需要有一種測(cè)試方法，既能實(shí)現(xiàn)實(shí)際意義上CPU時(shí)序的組合，又能進(jìn)行某些安全性、強(qiáng)度、單粒子翻轉(zhuǎn)等異常測(cè)試激勵(lì)故障注入，從而實(shí)現(xiàn)軟硬件聯(lián)合仿真，并完全滿足測(cè)試覆蓋率要求。

本文提出一種CPU+FPGA的仿真模型搭建方法，設(shè)計(jì)了一種精簡1750仿真軟核，實(shí)現(xiàn)了基于1750A指令集架構(gòu)微處理器仿真軟核和FPGA軟硬件聯(lián)合仿真驗(yàn)證方法。該精簡1750仿真軟核能在執(zhí)行星載彈載CPU程序的過程中，恰當(dāng)產(chǎn)生該微處理器各引腳輸出信號(hào)、并根據(jù)該微處理器各引腳輸入信號(hào)(如中斷等)激發(fā)程序正確執(zhí)行相應(yīng)的響應(yīng)處理程序，實(shí)現(xiàn)真正意義上的軟硬件聯(lián)合仿真。

1 通用仿真模型搭建框架

該通用仿真模型參照硬件實(shí)際情況進(jìn)行構(gòu)建，同時(shí)還應(yīng)建立PROM的仿真驗(yàn)證模型和CAN總線控制器的仿真驗(yàn)證模型，就像搭建一臺(tái)單機(jī)一樣，將FPGA和CPU仿真軟核的各個(gè)信號(hào)按照硬件接口圖或者原理圖的連接方式進(jìn)行連接，實(shí)現(xiàn)數(shù)字化的仿真驗(yàn)證平臺(tái)，如圖1所示。模擬整個(gè)硬件環(huán)境，主要驗(yàn)證整個(gè)軟硬件系統(tǒng)包括FPGA產(chǎn)品和CPU軟件的實(shí)現(xiàn)功能，相當(dāng)于對(duì)裝有正式CPU軟件的單機(jī)進(jìn)行測(cè)試，從而保證整個(gè)系統(tǒng)功能的正確性。驗(yàn)證人員需要將CPU軟件轉(zhuǎn)換為二進(jìn)制執(zhí)行代碼，載入到PROM中運(yùn)行。

測(cè)試內(nèi)容不僅包括通常的應(yīng)用功能，如接口模塊的控制和應(yīng)用層協(xié)議幀的驗(yàn)證。更重要的是還可以進(jìn)行空間寄存器單粒子翻轉(zhuǎn)、空間狀態(tài)機(jī)單粒子翻轉(zhuǎn)、中斷信號(hào)異常等在硬件上無法 模擬的故障安全性驗(yàn)證等測(cè)試。此外，由于仿真模型可以記錄下內(nèi)總線的所有操作記錄，因此可以對(duì)操作記錄進(jìn)行分析，并將該操作記錄和PROM中的程序指令地址中的指令數(shù)據(jù)進(jìn)行比對(duì)，從而可以得到目標(biāo)碼覆蓋率結(jié)果。

利用該通用仿真模型進(jìn)行軟硬件協(xié)同仿真驗(yàn)證不僅可以進(jìn)行RTL級(jí)仿真驗(yàn)證(前仿)，還可以進(jìn)行動(dòng)態(tài)時(shí)序仿真驗(yàn)證(后仿)，將不同溫度和電壓工況下的FPGA的電路延時(shí)放入仿真中進(jìn)行執(zhí)行運(yùn)算，與真實(shí)系統(tǒng)更為接近，對(duì)各接口的時(shí)序測(cè)試更為精準(zhǔn)。

如圖1所示，基于1750A指令集軟核的FPGA第三方驗(yàn)證通用激勵(lì)模型包括起主動(dòng)控制作用的MIL-STD-1750A指令集架構(gòu)微處理器軟核、提供系統(tǒng)時(shí)鐘和復(fù)位電路等仿真輸入模塊、用于仲裁總線控制的CAN總線控制器仿真模塊、系統(tǒng)正常信號(hào)監(jiān)控仿真測(cè)試模塊、存儲(chǔ)數(shù)據(jù)的SRAM存儲(chǔ)仿真模塊和用于抗單粒子翻轉(zhuǎn)EDAC仿真測(cè)試模塊、中斷濾波仿真測(cè)試模塊、用于調(diào)試的RS422串口協(xié)議仿真測(cè)試模塊和用于存放二進(jìn)制碼星載程序的PROM存儲(chǔ)仿真。顯而易見，精簡1750仿真軟核在該仿真激勵(lì)模型中起了至關(guān)重要的作用，其功能包括：能夠依據(jù)MIL-STD-1750A指令集架構(gòu)規(guī)范完成指令功能，能夠執(zhí)行P1750A典型應(yīng)用系統(tǒng)的工作流程，能夠進(jìn)行多種典型的故障注入和相應(yīng)調(diào)試，能夠進(jìn)行內(nèi)部寄存器和外部存儲(chǔ)器的任意單粒子翻轉(zhuǎn)場(chǎng)景設(shè)置，能夠通過用戶界面程序進(jìn)行的配置和調(diào)試操作。

圖1 基于1750A指令集軟核的FPGA第三方驗(yàn)證通用激勵(lì)模型

2 仿真軟核內(nèi)部體系結(jié)構(gòu)

該仿真軟核參照P1750A芯片，使用32位內(nèi)總線結(jié)構(gòu)，由3部分總線構(gòu)成，如圖2所示，連接一個(gè)24 bitx24 bit的乘法器(Multiplier)、一個(gè)32位的運(yùn)算器(ALU)、一個(gè)32位移位網(wǎng)絡(luò)(shift network)、一個(gè)多端口寄存器文件控制器(Registerfile)、一個(gè)狀態(tài)記錄模塊(Flags)和一個(gè)地址計(jì)算單元(Address generator)，此外，還內(nèi)置了一個(gè)時(shí)序生成模塊(Sequencer)、一個(gè)外圍IO設(shè)備控制模塊(IO control)和一個(gè)存放微指令代碼的ROM(Microcode ROM)。其中，Sequencer內(nèi)部主要是一個(gè)狀態(tài)機(jī)，由系統(tǒng)晶振控制時(shí)鐘產(chǎn)生處理器時(shí)序和控制信號(hào)。Microcode ROM是一個(gè)可存放1 408個(gè)64 bit字的小ROM，可用于存儲(chǔ)初始程序、中斷響應(yīng)、總線響應(yīng)、指令預(yù)取和自測(cè)試程序等。

圖2 精簡1750A仿真軟核的內(nèi)部體系結(jié)構(gòu)

3 關(guān)鍵技術(shù)及設(shè)計(jì)方法

3.1 中斷處理設(shè)計(jì)

中斷處理的完整流程如圖3所示，其過程概括起來可分為鎖存、檢測(cè)、跳轉(zhuǎn)和返回四大步驟。以下將逐一闡述各個(gè)步驟的具體流程。

圖3 中斷處理過程

1)鎖存：

在不同的時(shí)間節(jié)點(diǎn)將各個(gè)信號(hào)在鎖存至中斷懸掛寄存器或故障寄存器，具體實(shí)現(xiàn)如表1所述。

表1 鎖存實(shí)現(xiàn)

2)檢測(cè)：

檢測(cè)中斷的時(shí)間節(jié)點(diǎn)主要為每條指令執(zhí)行結(jié)束后、下一條指令開始執(zhí)行前。此時(shí)檢測(cè)優(yōu)先級(jí)判斷邏輯給出的中斷請(qǐng)求信號(hào)，若為有效則自動(dòng)調(diào)轉(zhuǎn)至中斷處理服務(wù)微程序。由于1750A標(biāo)準(zhǔn)要求move等長指令在各個(gè)子周期間允許被打斷，所以對(duì)此條指令須單獨(dú)處理。不僅要在指令過程中檢測(cè)中斷的發(fā)生，還要在跳轉(zhuǎn)時(shí)將返回地址修改至當(dāng)前move指令的地址。

3)跳轉(zhuǎn)：

跳轉(zhuǎn)進(jìn)行了表2兩種情況處理方式設(shè)計(jì)。

表2 跳轉(zhuǎn)方式

4)返回：

中斷處理程序通常由LST指令返回。該指令會(huì)自動(dòng)裝載跳轉(zhuǎn)前的處理器配置和狀態(tài)，將IC指向跳轉(zhuǎn)前的地址，并自動(dòng)裝載指令流水線。根據(jù)1750A標(biāo)準(zhǔn)的要求，LST執(zhí)行失敗會(huì)導(dǎo)致中斷不能返回，進(jìn)而繼續(xù)執(zhí)行下一條指令。CPU的默認(rèn)行為與此相符，不需要特殊處理。

3.2 浮點(diǎn)運(yùn)算單元

1750A指令集共定義了兩種格式的浮點(diǎn)數(shù)：普通浮點(diǎn)數(shù)(32位雙字)和擴(kuò)展精度浮點(diǎn)數(shù)(48位三字)，以及6種浮點(diǎn)數(shù)的操作類型，包括加減乘除以及和定點(diǎn)數(shù)的相互轉(zhuǎn)換。浮點(diǎn)運(yùn)算單元依據(jù)FPU指令集中規(guī)定的運(yùn)算方法對(duì)浮點(diǎn)數(shù)進(jìn)行計(jì)算和處理，圖4描述了FPU運(yùn)算邏輯的工作原理，送入FPU的操作數(shù)首先經(jīng)過預(yù)規(guī)格化后根據(jù)不同的操作類型傳送給對(duì)應(yīng)的運(yùn)算單元，由于加減法和乘除法對(duì)操作數(shù)的規(guī)格化要求不一致，故采用了獨(dú)立的規(guī)格化模塊。運(yùn)算結(jié)果經(jīng)規(guī)格化和舍入后輸出。浮點(diǎn)數(shù)的比較運(yùn)算與定點(diǎn)數(shù)不同，無需經(jīng)過實(shí)際的減操作，而直接由邏輯引腳給出比較結(jié)果。若操作數(shù)不合法或不符合指定的運(yùn)算規(guī)則，F(xiàn)PU模塊會(huì)產(chǎn)生異常。這些異常大多由異常模塊給出，而除數(shù)為零的異常由除法運(yùn)算器給出。

圖4 浮點(diǎn)運(yùn)算單元模塊工作原理示意圖

圖4所述的浮點(diǎn)運(yùn)算單元模塊包括加減法、乘法和除法運(yùn)算功能，且各自獨(dú)立，不用的運(yùn)算單元能夠關(guān)閉通道，從而提高仿真驗(yàn)證效率。

3.3 故障注入機(jī)制設(shè)計(jì)

通過調(diào)研當(dāng)前各型號(hào)的常見錯(cuò)誤故障，實(shí)現(xiàn)如表3述類型的故障注入，進(jìn)一步完善軟核的功能。

表3 故障注入實(shí)現(xiàn)類型

續(xù)表

在要進(jìn)行故障注入的時(shí)刻點(diǎn)，先讀取要注入故障的寄存器和信號(hào)線當(dāng)前結(jié)果，然后通過寫force強(qiáng)制語句強(qiáng)制寄存器和信號(hào)線為相反的結(jié)果，然后過1微秒后，釋放強(qiáng)制，從而實(shí)現(xiàn)故障注入。

3.4 圖形控制界面

為方便系統(tǒng)和用戶之間進(jìn)行交互和信息交換，以圖形的方式提供一套軟核控制機(jī)制，提供軟核初始狀態(tài)設(shè)置、故障注入、內(nèi)存管理、調(diào)試斷點(diǎn)設(shè)置、單步執(zhí)行等功能，主要分為3個(gè)部分：頂層配置、內(nèi)存管理和故障注入，如表4所述。

表4 圖形控制界面設(shè)計(jì)部分

4 仿真驗(yàn)證和結(jié)果分析

4.1 仿真模型構(gòu)建

項(xiàng)目組挑選了某衛(wèi)星型號(hào)項(xiàng)目計(jì)算機(jī)CPU板FPGA和遙測(cè)采集FPGA進(jìn)行仿真驗(yàn)證，目前主流的仿真驗(yàn)證方法一般分為2步：1)先是通過仿真器對(duì)CPU時(shí)序的讀寫IO時(shí)序和讀寫SRAM時(shí)序進(jìn)行單一模擬先對(duì)計(jì)算機(jī)CPU板FPGA進(jìn)行仿真驗(yàn)證，無法運(yùn)行真正的CPU程序，而且故障注入方式單一，不能真正反映實(shí)際CPU時(shí)序的運(yùn)行情況，不能體現(xiàn)實(shí)際外部RAM的運(yùn)行情況，因此無法發(fā)現(xiàn)計(jì)算機(jī)CPU板FPGA內(nèi)部設(shè)計(jì)較深層次隱患；2)觀察計(jì)算機(jī)CPU板FPGA輸出時(shí)序，由于CPU時(shí)序的讀寫IO時(shí)序和讀寫SRAM時(shí)序本身就是模擬的，具有不確定性，因此對(duì)遙測(cè)采集FPGA的輸入激勵(lì)就存在錯(cuò)誤的可能性，從而造成遙測(cè)采集FPGA測(cè)試的不確定。此外，這種主流仿真方法只能進(jìn)行FPGA產(chǎn)品的語句、分支和狀態(tài)機(jī)覆蓋率，對(duì)更為關(guān)注條件覆蓋率和甚至是翻轉(zhuǎn)覆蓋率的測(cè)試無法達(dá)到測(cè)試要求。

利用該1750仿真軟核搭建仿真激勵(lì)模型將計(jì)算機(jī)CPU板FPGA和遙測(cè)采集FPGA聯(lián)合起來能夠很好的解決上述2個(gè)問題，既能實(shí)現(xiàn)實(shí)際意義上CPU時(shí)序組合的精準(zhǔn)輸出，還能聯(lián)合構(gòu)建2個(gè)FPGA同時(shí)進(jìn)行仿真，從而實(shí)現(xiàn)系統(tǒng)級(jí)軟硬件聯(lián)合仿真，此外還能進(jìn)行RAM運(yùn)行情況測(cè)試、單粒子翻轉(zhuǎn)等異常測(cè)試激勵(lì)故障注入，實(shí)現(xiàn)正確的計(jì)算機(jī)CPU板FPGA和遙測(cè)采集FPGA仿真波形，最終滿足各種代碼測(cè)試覆蓋率要求。激勵(lì)模型頂層連線情況如圖5所示。

圖5 1750A、CPU板FPGA和遙控遙測(cè)FPGA連線

如圖5所示，該系統(tǒng)聯(lián)合仿真模型主要由1750A仿真軟核、CPU板FPGA和遙測(cè)采集FPGA三大模塊組成。其中1750A仿真軟核運(yùn)行星載程序產(chǎn)生總線時(shí)序給CPU板FPGA。CPU板FPGA作為1750A仿真軟核和遙測(cè)采集FPGA的橋梁，進(jìn)行總線時(shí)序轉(zhuǎn)換，此外，還完成圖1中通用激勵(lì)模型的功能。遙測(cè)采集FPGA實(shí)現(xiàn)該系統(tǒng)實(shí)際和外部硬件接口的遙控遙測(cè)指令控制。

激勵(lì)模型構(gòu)建完成后，執(zhí)行了一段RAM翻轉(zhuǎn)檢查的程序。該段程序通過my_printf()函數(shù)調(diào)用XIO命令向0x0100端口寫ASCII碼，prints ()函數(shù)用于構(gòu)造錯(cuò)誤信息字符串，程序主函數(shù)調(diào)用my_printf()輸出一個(gè)內(nèi)容為“RAM TEST ”的字符串，標(biāo)志著程序開始執(zhí)行，然后將FIELD_BEGIN(0xD000)和FIELD_END(0xD05C)之間的一段RAM區(qū)域初始化為某個(gè)數(shù)值(0xF5A9)，再將該區(qū)域內(nèi)的值讀出并與期望值比較，若發(fā)現(xiàn)不同，則調(diào)用my_printf()打印類似“<>”字樣的出錯(cuò)信息，接著，程序?qū)⒃摱伪粶y(cè)區(qū)域的數(shù)值讀出后再寫回，以便利用FPGA的數(shù)據(jù)校驗(yàn)功能修正可能發(fā)生的單粒子翻轉(zhuǎn)問題。最后，該程序嘗試向0x8030這個(gè)只讀區(qū)域?qū)懭雰?nèi)容并檢查是否寫入。

4.2 RAM區(qū)域讀寫測(cè)試

啟動(dòng)圖形界面，載入該測(cè)試文件程序編譯后結(jié)果并執(zhí)行，在執(zhí)行一段時(shí)間后暫停軟核，如圖6所述。此時(shí)切換到Memory標(biāo)簽，如圖7所述，可以看到，程序正處于第一個(gè)循環(huán)，即初始化RAM的階段，此時(shí)0xD000至0xD05C之間的內(nèi)存區(qū)域已經(jīng)被正確初始化，而0xD05D至0xD0FF之間的區(qū)域還未進(jìn)行初始化。

圖6 測(cè)試文件程序編譯暫停結(jié)果

圖7 RAM區(qū)域讀寫測(cè)試截圖

4.3 單粒子翻轉(zhuǎn)注入驗(yàn)證

分別對(duì)0xD040和0xD048兩個(gè)單元做單粒子翻轉(zhuǎn)注入。其中0xD040單元翻轉(zhuǎn)4位，0xD048單元翻轉(zhuǎn)1位，如圖8左所示。單粒子翻轉(zhuǎn)注入完后，切換到Debug標(biāo)簽并繼續(xù)執(zhí)行，直到整個(gè)測(cè)試程序執(zhí)行完畢，重新切換到Memory標(biāo)簽中，檢查剛才注入單粒子翻轉(zhuǎn)的兩個(gè)內(nèi)存區(qū)域。如圖8右所示，由于0xD048單元僅注入了一位翻轉(zhuǎn)，此時(shí)被內(nèi)存校驗(yàn)?zāi)K自動(dòng)檢測(cè)并更正；而0xD040單元，由于同時(shí)有4位發(fā)生翻轉(zhuǎn)，超出了可修復(fù)的最大翻轉(zhuǎn)位數(shù)，此單元并未得到修正。

圖8 單粒子翻轉(zhuǎn)測(cè)試截圖

4.4 仿真驗(yàn)證波形分析

根據(jù)圖5仿真激勵(lì)模型，1750A仿真軟核和CPU板FPGA之間的接口時(shí)序測(cè)試結(jié)果如圖9所述，CPU板FPGA和遙控遙測(cè)FPGA之間的接口時(shí)序測(cè)試結(jié)果如圖10所示。該仿真模型可以很方便進(jìn)行模塊間接口時(shí)序的測(cè)試。

圖9 1750和CPU板FPGA協(xié)同工作波形

圖10 CPU板FPGA和遙控遙測(cè)FPGA協(xié)同仿真波形

首先利用軟核通過XIO指令向0x0015、0x0016和0x0017三個(gè)端口寫入被測(cè)數(shù)據(jù)，并通過寫0x0019端口告知遙控遙測(cè)寫動(dòng)作完畢。如圖11所示，四次寫操作分別引起了遙控遙測(cè)內(nèi)部HA15、HA16、HA17和HA19依次產(chǎn)生4個(gè)低電平，對(duì)應(yīng)時(shí)刻從數(shù)據(jù)線遙控遙測(cè)。SD可看到正在寫入的數(shù)據(jù)。此后，軟核進(jìn)入等待循環(huán)，在該循環(huán)中等待遙控遙測(cè)將被測(cè)數(shù)據(jù)以串行方式寫出。如圖12，遙控遙測(cè)以ABCLK時(shí)鐘上升沿為同步信號(hào)，輸出測(cè)試用例所寫入的值，圖中四條縱向白線所隔開的3個(gè)波形段分別對(duì)應(yīng)十六進(jìn)制數(shù)1 234、5 678和90 AB的輸出。測(cè)試結(jié)果與期望結(jié)果相符，該項(xiàng)測(cè)試成功。

圖11 1750A操縱遙控遙測(cè)FPGA輸出波形

圖12 遙控遙測(cè)FPGA輸出波形

4.5 覆蓋率統(tǒng)計(jì)

圖13為仿真驗(yàn)證執(zhí)行覆蓋率總表，大部分功能模塊和接口的驗(yàn)證覆蓋率都達(dá)到了80%及以上，總覆蓋率超過85%。其中Biu功能模塊的覆蓋率較低，原因是代碼中有一部分采用了宏定義，而VCS仿真無法正確識(shí)別這些宏定義，因此在覆蓋率總結(jié)中把其作為未覆蓋到的部分。

圖13 仿真驗(yàn)證執(zhí)行覆蓋率統(tǒng)計(jì)圖

4.6 效果比對(duì)

從測(cè)試結(jié)果可以看出，通過使用該1750A軟核，可以明顯提高FPGA代碼的條件覆蓋率和翻轉(zhuǎn)覆蓋率。在該測(cè)試中，執(zhí)行了FIFO讀寫，編/解碼等測(cè)試，F(xiàn)PGA的翻轉(zhuǎn)覆蓋率由41%提高至87%。在測(cè)試效率提升方面，原為達(dá)到FPGA代碼91%的測(cè)試覆蓋率需人工操作4個(gè)工作日，利用該軟核后，可在七個(gè)小時(shí)內(nèi)完成，測(cè)試效率大大提高。

5 結(jié)束語

本文提出了一種CPU+FPGA的仿真模型搭建方法。首先從通用仿真模型搭建框架入手，介紹了精簡1750仿真軟核的作用和地位，接著在建立了精簡1750仿真軟核內(nèi)部體系結(jié)構(gòu)的基礎(chǔ)上，對(duì)中斷處理機(jī)制的實(shí)現(xiàn)、浮點(diǎn)運(yùn)算單元設(shè)計(jì)方式、故障注入機(jī)制設(shè)計(jì)以及圖形控制界面的實(shí)現(xiàn)等關(guān)鍵技術(shù)進(jìn)行了闡述，最后搭建了較為完整的1750系列CPU+FPGA的仿真模型平臺(tái)并在項(xiàng)目中應(yīng)用。實(shí)驗(yàn)證明，利用該仿真模型平臺(tái)，可極大提高1750系列CPU相關(guān)接口的FPGA產(chǎn)品的驗(yàn)證效率和可靠性。