劉振宇, 宋樹祥, 岑明燦, 蔣品群, 蔡超波

(廣西師范大學(xué) 電子工程學(xué)院，廣西 桂林 541004)

隨著便攜式可穿戴設(shè)備的飛速發(fā)展，高分辨率和低功耗語音芯片的需求持續(xù)增長，而Sigma-Delta調(diào)制器作為語音芯片主要部件，其設(shè)計的好壞直接決定了芯片的成敗，因此設(shè)計一款高精度低功耗的調(diào)制器成為一項具有挑戰(zhàn)性的任務(wù)。Sigma-Delta調(diào)制器主要分為CT(continuous-time)Sigma-Delta和DT(discrete-time)Sigma-Delta兩類，由于環(huán)路濾波器結(jié)構(gòu)上的差異，盡管CT調(diào)制器在帶寬上表現(xiàn)優(yōu)于DT調(diào)制器，但前者在實際電路中會引入非理想因素，在相同非理想因素的作用下DT調(diào)制器表現(xiàn)明顯優(yōu)于CT調(diào)制器[1-2]。

由于8 kHz帶寬就能滿足語音芯片Sigma-Delta調(diào)制器的應(yīng)用需求，不需要1 MHz以上級別的大帶寬，因此選用DT調(diào)制器更為合適。2011年Bonizzoni等[3]提出一種采用2個運算放大器設(shè)計三階調(diào)制器的思想，但因其采用了5位量化技術(shù)，故會引入非線性，使調(diào)制器最終分辨率只有10 bits。2016年Kwon等[4]利用單環(huán)結(jié)構(gòu)半延時積分技術(shù)實現(xiàn)了0.4 mW功耗下分辨率達(dá)13 bits的調(diào)制器，但是該技術(shù)對噪聲整形濾波器性能要求苛刻不易于實現(xiàn)。2019年周志興等[5]設(shè)計的調(diào)制器分辨率雖然達(dá)到了16 bits，但由于采用了傳統(tǒng)的電路架構(gòu)，其功耗高達(dá)4 mW。Sung等[6-7]于2017年實現(xiàn)了帶寬可調(diào)的調(diào)制器，由于其采用了多位量化引入了非線性因素，造成該調(diào)制器分辨率僅有10 bits；2020年該團隊采用四階噪聲整形2-2級聯(lián)結(jié)構(gòu)設(shè)計了一款分辨率達(dá)16 bits的調(diào)制器，但級聯(lián)結(jié)構(gòu)增加了電路的復(fù)雜度，使其功耗高達(dá)7.8 mW。2020年Li等[8]利用多位量化flash ADC技術(shù)和MASH架構(gòu)設(shè)計了17.9 bits高分辨率的調(diào)制器，但由于引入了額外的ADC電路以及MASH架構(gòu)，使得該調(diào)制器功耗高達(dá)68 mW。

針對上述問題，本文首先對傳統(tǒng)架構(gòu)的單環(huán)級聯(lián)分布式前饋型調(diào)制器(cascade-of-integrators feed forward，CIFF)存在的不足進行分析，在第1章講述系統(tǒng)級電路設(shè)計加入浮動系數(shù)迭代思想提升精度，第2.1節(jié)講述晶體管級電路設(shè)計應(yīng)用運放共享技術(shù)降低功耗。本文設(shè)計的調(diào)制器應(yīng)用第1章提出的思想與第2.1節(jié)應(yīng)用的技術(shù)相結(jié)合實現(xiàn)了預(yù)定的設(shè)計指標(biāo)，以此滿足語音芯片對低功耗、高精度Sigma-Delta調(diào)制器的需求。

1 Sigma-Delta調(diào)制器的系統(tǒng)級設(shè)計

調(diào)制器的有效位數(shù)大于或者等于16 bits可稱為高分辨率，而Sigma-Delta調(diào)制器的高分辨率是依賴其過采樣和噪聲整形技術(shù)共同作用產(chǎn)生的效果。本文設(shè)計的Sigma-Delta調(diào)制器應(yīng)用于語音芯片，分辨率需要達(dá)到16 bits，工作帶寬8 kHz，采樣頻率4 MHz，過采樣率256。下面將圍繞上述指標(biāo)對調(diào)制器各部分的設(shè)計進行分析。

調(diào)制器分辨率主要由調(diào)制器的量化器位數(shù)(B)、過采樣率(OOSR)、噪聲整形濾波器階數(shù)(N)共同決定。信號量化噪聲比(SSQNR)是衡量Sigma-Delta調(diào)制器分辨率的重要指標(biāo)，其可以表示為[9]

(1)

由式(1)可知，通過提高量化器位數(shù)、過采樣率、噪聲整形濾波器階數(shù)可使調(diào)制器實現(xiàn)較高的分辨率，但提高量化器位數(shù)會引入電路非線性問題，采用1 bit量化則可以避免出現(xiàn)此問題；過采樣率越大，相應(yīng)噪聲整形濾波器需要的帶寬就會越高，從而造成功耗增加，不符合設(shè)計低功耗調(diào)制器的理念；而增加濾波器的階數(shù)會使得電路更加復(fù)雜、芯片面積占用過大，對器件的匹配性難度增加?；谏鲜鲆蛩?，結(jié)合本文涉及調(diào)制器的應(yīng)用場景折衷考慮，決定采用2階1 bit單環(huán)CIFF型結(jié)構(gòu)，過采樣率OOSR取值256。

根據(jù)應(yīng)用最廣泛的Lee判據(jù)(Lee criterion)可知，一個量化位數(shù)為1 bit的Sigma-Delta調(diào)制器其經(jīng)驗穩(wěn)定條件是噪聲傳遞函數(shù)滿足max|NTF(ejw)|<1.5[10]。因此在MATLAB建立Sigma-Delta調(diào)制器模型，如圖1所示，其參數(shù)變量H設(shè)置小于1.5。

圖1 MATLAB 2階 CIFF SDM Simulink理論模型Fig. 1 Theoretical model of MATLAB second-order CIFF SDM Simulink

根據(jù)圖1可得式(2)～(5)。變量u代表輸入信號x(n)，變量v代表輸出信號v(n)；變量x1代表圖1中第1個積分器的輸出x1(n)，變量x2代表圖1中第2個積分器的輸出x2(n)；y(n)為第3個積分器與各求和支路運算后的結(jié)果；變量a1、a2為反饋系數(shù)；變量b1、b2和b3為輸入前饋系數(shù)；c1、c2為積分增益系數(shù)；g1為反饋系數(shù)；H為噪聲傳輸函數(shù)設(shè)定的參數(shù)變量。

x1=(b1u-c1v-g1x2)H，

(2)

x2=(c2x1+b2u)H，

(3)

y=b3u+a2x2+a1x1，

(4)

v=y+e。

(5)

Sigma-Delta調(diào)制器的信號傳輸函數(shù)SSTF和噪聲傳遞函數(shù)NNTF由式(2)～(5)聯(lián)立可得：

(6)

(7)

(8)

由式(1)至式(8)可得到本文調(diào)制器的各項系數(shù)，如表1所示。

表1 Sigma-Delta調(diào)制器的系數(shù)理論值

傳統(tǒng)的調(diào)制器建模方法通常通過傳遞函數(shù)求解出系數(shù)，如表1所示，再運用于MATLAB的Simulink模型中進行仿真驗證。在開關(guān)電容電路中，由于電容值無法完全匹配，所以支路系數(shù)的取值無法完全和理論值相同。因此在實際情況中，電路的各項系數(shù)都會有一個抖動，要求設(shè)計出系統(tǒng)能夠滿足性能指標(biāo)要求的最大抖動系數(shù)，即抖動門限抖動的大小取決于電路設(shè)計的精度。因此直接采用表1的系數(shù)理論值并不能使調(diào)制器的性能發(fā)揮到最佳。

為解決上述問題，本文將浮動系數(shù)迭代思想應(yīng)用于傳遞函數(shù)中計算各個系數(shù)值。當(dāng)各個模塊子電路的匹配精度達(dá)到10%才能保證整個調(diào)制器相對穩(wěn)定的精度[11-14]，因此本文提出的浮動系數(shù)迭代的浮動值定為各個系數(shù)的±10%。系統(tǒng)及設(shè)計中應(yīng)用提出的浮動系數(shù)迭代思想運算的流程如圖2所示。

利用上述思想將式(6)～(8)的參數(shù)分別設(shè)置±10%的波動后，利用MATLAB 的Simulink模型(如圖3所示)進行迭代仿真，繪制出各個參數(shù)對整個調(diào)制器系統(tǒng)SNR的影響曲線，并根據(jù)曲線確定每個參數(shù)的最優(yōu)值。以表1的系數(shù)a1理論值為例，利用迭代算法得到的浮動取值與SNR關(guān)系的曲線如圖4所示。圖4中，紅色和藍(lán)色的點分別代表a1取相應(yīng)點對應(yīng)橫坐標(biāo)數(shù)值時得到的最終輸出SNR和DR，擬選取的數(shù)值點左右兩側(cè)數(shù)值點對應(yīng)縱坐標(biāo)值不能有太大的波動，否則將影響系統(tǒng)的問題定性。實豎線穿過的點代表a1最終取值。

圖2 應(yīng)用提出的浮動系數(shù)迭代思想運算的流程Fig. 2 Applying the proposed floating coefficient iteration idea to test the flow chart

圖3 2階CIFF Sigma-Delta調(diào)制器MATLAB SIMULINK模型Fig. 3 MATLAB second-order CIFF SDM SIMULINK model

圖4 以a1為例使用迭代算法得到的參數(shù)最優(yōu)值Fig. 4 Taking a1 as an example, the optimal value of the parameter was obtained by using the iterative algorithm

圖5(a)為表1系數(shù)理論值的輸出頻譜，圖5(b)為表1系數(shù)最優(yōu)值的輸出頻譜。從圖5中可以清晰看到，最優(yōu)值得到的SNR明顯優(yōu)于理論值得到的SNR，有效位數(shù)ENOB也比未進行系數(shù)迭代的高0.27 bit。

圖5 不同系數(shù)的仿真結(jié)果Fig. 5 Simulation results of different coefficients

由文獻(xiàn)[15]知，第一級采樣電容可以通過式(9)確定，

(9)

根據(jù)預(yù)定指標(biāo)有效位數(shù)EENOB=16 bits，SSNR≈1010，OOSR=256，VP=1 V，由式(9)得CS1=1.6 pF。

2 Sigma-Delta調(diào)制器晶體管級電路的實現(xiàn)

本文提出的基于浮動系數(shù)迭代思想的運放共享改進型低功耗高精度CIFF Sigma-Delta調(diào)制器如圖6所示，該調(diào)制器包括由積分器構(gòu)成的噪聲整形濾波器、比較器、加法器和時鐘產(chǎn)生電路。由于Sigma-Delta調(diào)制器的分辨率主要受第一級噪聲整形濾波器的影響[16]，且本文采用的濾波器階數(shù)為2階，為達(dá)到低功耗條件下不降低精度，對如圖7所示2階傳統(tǒng)結(jié)構(gòu)的運放進行改進，將傳統(tǒng)2階結(jié)構(gòu)的2個運放合并為一個運放，通過兩相不交疊時鐘控制其工作過程，可以消除第二級噪聲整形濾波器引入的功耗[17-18]。

2.1 運放共享技術(shù)的分析與實現(xiàn)

由于圖7中傳統(tǒng)架構(gòu)結(jié)構(gòu)上下對稱，故本文此處僅對Sigma-Delta調(diào)制器上半部分進行工作狀態(tài)分析，如圖8所示。圖8(a)為調(diào)制器電路進行采樣操作,圖8(b)為調(diào)制器電路進行積分操作。

在圖8中，粗線代表調(diào)制器該支路目前正在進行信號傳輸，VCM為電路的共模電壓，用箭頭指明相應(yīng)狀態(tài)下的信號傳輸方向。φ1相位，如圖8(a)所示，第一級采樣電容Cs1和第二級采樣電容Cs2分別同時對輸入信號Vi1和第一級積分器X1上一時刻輸出的積分結(jié)果進行采樣。φ2相位，如圖8(b)所示，積分器X1、X2進行積分操作，積累在采樣電容Cs1、Cs2上的電荷分別通過積分器X1、X2轉(zhuǎn)移到積分電容Cf1、Cf2中。

圖6 改進型低功耗高精度CIFF Sigma-Delta調(diào)制器原理Fig. 6 Schematic diagram of improved CIFF sigma-delta modulator with low-power consumption and high-precision

圖7 傳統(tǒng)2階CIFF Sigma-Delta調(diào)制器結(jié)構(gòu)原理Fig. 7 Schematic diagram of traditional 2rd CIFF sigma-delta modulator

圖8的工作方式在每一個相位積分器只進行一個操作，但是卻要引入2個積分器帶來的功耗。為了解決該問題，本文提出2階調(diào)制器只使用一個積分器，通過合理調(diào)整開關(guān)的順序，做到積分器在同一個相位既能采樣又可積分，具體電路原理如圖9所示。分析圖9結(jié)構(gòu)時可以分為內(nèi)環(huán)和外環(huán)2個部分：內(nèi)環(huán)部分由開關(guān)S2、開關(guān)S1和采樣電容Cs1、積分電容Cf1構(gòu)成。從輸入信號Vi1的輸入開始，經(jīng)開關(guān)S2、采樣電容Cs1完成圖8(a)傳統(tǒng)結(jié)構(gòu)中輸入信號Vi1到采樣電容Cs1的采樣過程；通過開關(guān)S1、內(nèi)環(huán)的積分電容Cf1和積分器X，完成圖8(b)傳統(tǒng)結(jié)構(gòu)中第一級積分器的積分功能。外環(huán)由開關(guān)S2、開關(guān)S1和采樣電容Cs2、積分電容Cf2構(gòu)成。從圖9中的積分器X輸出Vop1out開始，經(jīng)開關(guān)S1、采樣電容Cs2完成圖8(a)傳統(tǒng)結(jié)構(gòu)中第一級積分器輸出到采樣電容Cs2的采樣過程；通過開關(guān)S2、外環(huán)的積分電容Cf2和積分器X，完成圖8(b)傳統(tǒng)結(jié)構(gòu)中第二級積分器的積分功能。

圖8 傳統(tǒng)的單環(huán)2階Sigma-Delta調(diào)制器工作狀態(tài)Fig. 8 Operating state diagram of a traditional single-ring second-order sigma-delta modulator

傳統(tǒng)的單環(huán)2階Sigma-Delta調(diào)制器的第一級和第二級噪聲整形濾波器由不完全相同的積分器構(gòu)成，往往第一級增益要求較高，第二級可以有所降低；而本文改進的單環(huán)2階調(diào)制器將第一級高增益的噪聲整形濾波器也應(yīng)用在第二級，這反而可以提高調(diào)制器的精度。雖然改進的單環(huán)2階調(diào)制器比傳統(tǒng)的單環(huán)2階調(diào)制器減少了一個噪聲整形濾波器的使用，降低了功耗的同時也提升了精度，但是在圖9可以看出，在內(nèi)環(huán)和外環(huán)卻比傳統(tǒng)2階調(diào)制器增加了2組開關(guān)，開關(guān)的增加勢必會引入非線性因素。通過文獻(xiàn)[19]所述改進型調(diào)制器結(jié)構(gòu)增加的開關(guān)引入的噪聲僅僅比傳統(tǒng)結(jié)構(gòu)調(diào)制器高出8%，在上文所述10%浮動范圍內(nèi)，相比于傳統(tǒng)調(diào)制器結(jié)構(gòu)，改進型調(diào)制器結(jié)構(gòu)提升了精度和降低了功耗，且引入噪聲范圍在預(yù)設(shè)范圍內(nèi)，因此本文提出的基于浮動系數(shù)迭代思想的運放共享改進型低功耗高精度CIFF Sigma-Delta調(diào)制器是有實際意義的。

圖9 基于浮動系數(shù)迭代思想的運放共享改進型低功耗高精度CIFF Sigma-Delta調(diào)制器原理Fig. 9 Schematic diagram of an improved low-power and high-precision CIFF sigma-delta modulator for op-amp sharing based on floating coefficient iteration idea

2.2 噪聲整形濾波器設(shè)計

本文設(shè)計的Sigma-Delta調(diào)制器采用如圖10所示的單級運放，并結(jié)合如圖11所示增益提高，輔助運放(Gain Boost)構(gòu)成噪聲整形濾波器。未加入增益提高(Gain Boost)結(jié)構(gòu)時，圖10運放的直流增益為

Av=gm12{[(gm18+gmb18)ro18(ro12‖ro20‖ro22)]||[(gm16+gmb16)ro16ro14]}。

(10)

圖10 運算放大器主電路Fig. 10 Main circuit of operational amplifier

Avtot=AvAgain。

(11)

但實際上，主運放和輔助運放對單位增益帶寬(GBW)的選取也有一定要求，若輔助運放的單位增益帶寬(GBW)小于主運放的單位增益帶寬(GBW)，則會在主運放的頻率特性中引入一個零極點對，從而對整個運放的建立特性產(chǎn)生較大影響[21-22]。

調(diào)制器應(yīng)用于語音領(lǐng)域，設(shè)計需要留有一定的裕量, 因此設(shè)計單位增益帶寬(GBW)為15 MHz，SR為20 V/μs, 相位裕度接近90°, 增益為110 dB。

為穩(wěn)定運算放大器輸出的共模電壓，基于電荷分配原理設(shè)計了如圖12所示的共模反饋電路，其中電容CMi(i=1,2,3,4)的大小需滿足CMl=CM2，CM3=CM4。時鐘Ck1、Ck2的控制開關(guān)S1、S2。S1斷開S2閉合時電容CMl、CM2存儲的電壓值為VCMO-Vb5；S1閉合S2斷開時將CMl、CM2存儲的電荷分配給電容CM3和CM4，使得

VO++VO--2Vfb≈2(VCMO-Vb5)。

(12)

如果Vb5與Vfb所需要的理想電壓非常接近，那么就可以保證VO++VO-≈2VCMO，從而達(dá)到穩(wěn)定運放共模輸出的目的。該共模反饋電路接在運放的輸出端，電容CMl+CM3和CM2+CM4在S1閉合的時，可以看作運放輸出端負(fù)載，等效于增大了運放負(fù)載電容，因此CMl～CM4的取值不宜過大。為了滿足共模電壓建立時間、精度，電容的選取一般遵循CMl=4CM3的原則。

圖11 輔助運放電路Fig. 11 Auxiliary Operational Amplifier

圖12 共模反饋電路 Fig. 12 CMFB circuit

2.3 鎖存比較器電路設(shè)計

Sigma-Delta調(diào)制器擁有的噪聲整形技術(shù)會對比較器的offset進行處理[23]，因此對比較器的要求并不高，本文采用的比較器及其鎖存單元如圖13、14所示。通過時鐘控制比較器工作在2個相位，PM4、PM5、NM0、NM1構(gòu)成2個正反饋電路，VP1B=0時，比較器復(fù)位，把比較器輸出節(jié)點和內(nèi)部節(jié)點拉到VVDD，SB和RB被拉到VVDD，VP1B=VVDD時，比較器工作在放大區(qū)，原理同放大器PM2/PM0/PM1/PM3是復(fù)位管。

圖13 動態(tài)鎖存比較器Fig. 13 Dynamic latch comparator

圖14 動態(tài)鎖存比較器邏輯單元Fig. 14 Dynamic latch comparator logic unit

3 Sigma-Delta調(diào)制器的版圖與后仿結(jié)果

本文設(shè)計的Sigma-Delta調(diào)制器采用UMC 0.11 μm CMOS工藝，調(diào)制器版圖如圖15所示，其尺寸為226.8 μm×187.44 μm。

將350 mV @ 1.7 kHz的輸入信號輸入到圖6本文設(shè)計的基于浮動系數(shù)迭代思想的運放共享改進型低功耗高精度CIFF Sigma-Delta調(diào)制器，將其輸出的1 bit 碼流導(dǎo)入到MATLAB中進行信噪比分析，輸出頻譜如圖16所示，后仿真測試結(jié)果表明：在信號帶寬為8 kHz、采樣頻率為4 MHz、供電電壓為1.2 V時，該調(diào)制器輸出的峰值信噪比為 98 dB，有效位數(shù)(ENOB)為16.1 bits?；诟酉禂?shù)迭代思想對調(diào)制器的系數(shù)篩選更加精確，更真實地將實際電路中存在的匹配和非線性因素反映到系數(shù)的選取上，為提升調(diào)制器精度提供了一個重要的思想指引。語音信號頻率為300～3 400 Hz，因此本文設(shè)計的調(diào)制器滿足語音芯片的應(yīng)用需求。由于本文設(shè)計的調(diào)制器采用運放共享技術(shù)降低由噪聲整形濾波器個數(shù)引入的額外功耗，因此調(diào)制器總功耗為290 μW。

圖15 本文設(shè)計的Sigma-Delta調(diào)制器版圖Fig. 15 Sigma-Delta modulator layout designed in this paper

圖16 本文設(shè)計的Sigma-Delta調(diào)制器輸出頻譜 (FFT of 213 points)Fig. 16 Output spectrum of sigma-delta modulator designed in this paper (FFT of 213 points)

本文設(shè)計的基于浮動系數(shù)迭代思想的運放共享改進型低功耗高精度CIFF Sigma-Delta調(diào)制器，在各工藝角下，后仿真得到的有效位數(shù)(ENOB)如表2所示。在版圖設(shè)計時充分考慮了器件匹配，做好了對各個子電路模塊隔離，因此版圖仿真結(jié)果表明：在-40～125 ℃測試環(huán)境下，調(diào)制器的有效位數(shù)(ENOB)隨著溫度的降低有所提升，但在較高溫度下略有下降?？傮w而言，該調(diào)制器有效位數(shù)(ENOB)受溫度影響較小，具有實際應(yīng)用意義，在各工藝角和各溫度下的有效位數(shù)(ENOB)大于等于 15 bits，滿足調(diào)制器預(yù)定精度要求。

FoM是衡量調(diào)制器性能的主要指標(biāo)，根據(jù)品質(zhì)因數(shù)figure-of-merit(FoM)來標(biāo)準(zhǔn)化能量消耗百分比的位(EENOB)，式(13)為能量消耗計算公式，式中NFoM代表品質(zhì)因數(shù)(FoM)，PPOWER和BBW分別是調(diào)制器的總功耗和輸入信號帶寬。式(14)中EENOB為有效位數(shù)。

表2 不同工藝角下調(diào)制器的有效位數(shù)

(13)

(14)

表3為近年國內(nèi)外設(shè)計的Sigma-Delta調(diào)制器各項參數(shù)對比情況，從表中可以看出，本文設(shè)計的Sigma-Delta調(diào)制器可以實現(xiàn)低功耗高精度的AD轉(zhuǎn)換。

表3 調(diào)制器性能對比

4 結(jié)語

本文設(shè)計了一種應(yīng)用于語音領(lǐng)域基于浮動系數(shù)迭代思想的運放共享改進型低功耗高精度CIFF Sigma-Delta調(diào)制器，通過運放共享技術(shù)降低了傳統(tǒng)2階調(diào)制器結(jié)構(gòu)中2個噪聲整形濾波器引入的功耗，并將浮動系數(shù)迭代思想應(yīng)用于系統(tǒng)及設(shè)計獲取系數(shù)，使得調(diào)制器的精度提升了0.27 bit。在UMC 0.11 μm CMOS工藝下完成了整個調(diào)制器原理圖和版圖的設(shè)計，后仿真的結(jié)果表明：該調(diào)制器在輸入信號帶寬為8 kHz、過采樣率為256時，輸出的有效分辨率達(dá)到16 bits，滿足預(yù)定設(shè)計指標(biāo)要求。