莫澤寧， 蔣志迪,2， 胡建平,2

(1.寧波大學 信息科學與工程學院，浙江 寧波 315211; 2.寧波大學 科學技術(shù)學院，浙江 寧波 315211)

0 引 言

隨著研究的問題越來越復雜，對微機電系統(tǒng)(micro-electro-mechanical system,MEMS)慣性傳感器提出了更高的要求。在保證原有功能不變的前提下，研究者們希望進一步降低MEMS系統(tǒng)的體積和功耗[1,2]。

針對MEMS慣性傳感器的數(shù)字接口電路，本文提出了一種具有“并聯(lián)”開關(guān)功能的新型三輸入雙溝道場效應(yīng)晶體管(tri-input dual-channel field effect transistor with parallel switching function,Ti-DCFET) 和具有“串聯(lián)”開關(guān)功能的三輸入獨立柵場效應(yīng)晶體管(tri-input independent-gate field effect transistor with series switching function,Ti-IGFET)。所提出的Ti-DCFET器件在邏輯上相當于三個并聯(lián)的傳統(tǒng)單輸入晶體管,而提出的Ti-IGFET在邏輯上相當于三個串聯(lián)的傳統(tǒng)單輸入晶體管。數(shù)字濾波器是數(shù)字接口電路的必要組成部分，而加法器和乘法器在數(shù)字濾波器中的運用必不可少。因此使用提出的新器件可以減少加法器和乘法器電路的晶體管數(shù)量，從而降低系統(tǒng)的整體功耗。由于新器件特殊的結(jié)構(gòu)，與傳統(tǒng)的場效應(yīng)晶體管相比，新器件的面積幾乎不會有太多增加，也因此減小了系統(tǒng)的體積。

1 器件結(jié)構(gòu)

1.1 Ti-DCFET器件的結(jié)構(gòu)和參數(shù)

Ti-DCFET的三維結(jié)構(gòu)如圖1(a)所示，圖1(b)是器件的俯視圖。如圖1(a)所示，Ti-DCFET器件的輸入端口分別為前柵、中柵和后柵。從圖1(b)中可以看到，Ti-DCFET器件的溝道由2個子溝道(命名為子溝道 1和子溝道 2)構(gòu)成。前柵和中柵控制著子溝道 1；中柵和后柵控制著子溝道 2。

圖1 Ti-DCFET器件的結(jié)構(gòu)

HfO2被用作柵氧化層材料，以減少柵體泄漏電流。該器件的柵極使用了TiN，因為使用金屬柵可以避免多晶硅柵極的多損耗問題[3]。Ti-DCFET器件的溝道采用無摻雜溝道，以避免載流子遷移率的降低[4]。源區(qū)和漏區(qū)使用重摻雜濃度。

表1給出Ti-DCFET器件的參數(shù)。源區(qū)和漏區(qū)的濃度為2×1019cm-3；Lg為器件溝道的長度，設(shè)置為24 nm；Tox為柵氧化層厚度，設(shè)置為2 nm；根據(jù)器件的性能，通過選擇合適的體硅厚度Tsi和柵功函數(shù)Φm來優(yōu)化Ti-DCFET的性能。

表1 Ti-DCFET器件的參數(shù)

提出的Ti-DCFET由于其特殊的雙溝道結(jié)構(gòu)使得器件具有“并聯(lián)”開關(guān)功能。器件的原理符號圖如圖2(a)所示，只要其中任意一個柵極被激活，器件就會導通；只有三個柵極都沒被激活器件才會關(guān)斷，因此一個Ti-DCFET即代替三個傳統(tǒng)單輸入晶體管來實現(xiàn)并聯(lián)功能，如圖2(b)所示。

圖2 Ti-DCFET器件原理符號和并聯(lián)功能等效圖

1.2 Ti-IGFET器件的結(jié)構(gòu)和參數(shù)

Ti-IGFET的三維結(jié)構(gòu)如圖3(a)所示，圖3(b)是器件的俯視圖。如圖3(a)所示，Ti-IGFET器件的輸入端口分別為前柵、后柵1和后柵2；從圖3(b)中可以看到，Ti-IGFET器件的三個柵極呈品字形分布，每個柵極只控制了溝道的一部分面積。

圖3 Ti-IGFET器件的結(jié)構(gòu)

Ti-IGFET的結(jié)構(gòu)參數(shù)如表2所示，源漏區(qū)域的摻雜濃度均為1.5×1020cm-3。溝道長度Lc和柵氧化層厚度分別設(shè)為24 nm和2 nm。體硅厚度Tsi和柵功函數(shù)Φm則用于優(yōu)化器件性能，其參數(shù)如表2所示。

表2 Ti-IGFET器件的參數(shù)

由于其柵極分布呈現(xiàn)特殊的“品”字分布，提出的Ti-IGFET具有“串聯(lián)”開關(guān)功能。器件的原理符號圖如圖4(a)所示，只有三個柵極全都被激活，器件才會導通；只要有一個柵極沒被激活，器件就會關(guān)斷。因此，一個Ti-IGFET就能代替三個傳統(tǒng)單輸入晶體管來實現(xiàn)串聯(lián)功能，如圖4(b)所示。

圖4 Ti-IGFET器件原理符號和串聯(lián)功能等效圖

1.3 器件的關(guān)鍵工藝步驟

新器件的工藝與FinFET工藝完全兼容，只是在傳統(tǒng)FinFET制造工藝的基礎(chǔ)上增加如下步驟：1)首先，通過刻蝕形成了Ti-DCFET器件的雙溝道和Ti-IGFET器件的溝道，其中，在形成Ti-DCFET的溝道時使用隔離圖案技術(shù)，充分利用隔離層的空間形成兩條溝道[5]，而不占用其他額外的面積。2)其次，通過傳統(tǒng)FinFET工藝流程便可完成Ti-DCFET的制造；而Ti-IGFET則需在最后通過刻蝕將連在一起的柵分離，使得Ti-IGFET器件的柵呈“品”字分布。

2 結(jié)果與討論

以N型Ti-DCFET為例，從理論上分析設(shè)計的器件的電流特性，再通過Silvaco TCAD仿真驗證了器件的性能。在TCAD仿真中，考慮了恒定電壓和溫度集成模型，費米—狄拉克載流子統(tǒng)計模型，以及肖克利—雷德—霍爾復合模型。

2.1 Ti-DCFET器件的閾值電壓

晶體管最重要的參數(shù)之一是閾值電壓(Vth)，它直接影響到晶體管的漏極電流[6]。晶體管的閾值電壓可以用公式(1)來近似表示

(1)

式中Vth為晶體管的閾值電壓；Vinv為一個常數(shù)，表示未摻雜溝道中反型電荷的限制能力；Φm為柵極與溝道之間的功函數(shù)差；QD為溝道耗盡層中的電荷；Cox為柵氧化層電容；VQM為量子效應(yīng)對閾值電壓的增加量；VSCE為短溝道效應(yīng)對閾值電壓產(chǎn)生的影響[7]。通過等式(1)了解各項因素對Ti-PFET的閾值電壓影響。由于在硅厚度大于5 nm的未摻雜FinFET中橫向電場較低，所以，在本文中當體硅厚度在5～8 nm時，VQM將被忽略[8]。由于QD在未摻雜或者輕摻雜的溝道中相對較小，以至于Cox對閾值電壓的影響不大。因此，在Ti-PFET優(yōu)化的過程中，主要通過選擇合適的Φm，來調(diào)節(jié)器件的閾值電壓。

維修費用比例與水庫工程運行時間長短存在較大的聯(lián)系，如溫州市的鐘前水庫運行時間已達50年，維修費用比例高達74.20%，衢州市龍游縣周公畈水庫運行時間已達38年，維修費用所占比例為60.87%。紹興市新昌縣長詔水庫管理費用比例高達71.98%，安吉縣大河口水庫管理費用占74.70%，溫州市的澤雅水庫管理費用占79.85%，說明這些水庫費用開支的一半以上用于水庫員工工資、辦公經(jīng)費，而用于水庫的維修及運行費用比例偏低，長此以往，會影響到水庫工程的可持續(xù)利用。

2.2 僅一個柵極被激活時Ti-DCFET器件電流模型

Ti-DCFET器件的總電流由兩個子溝道的電流組成，可以用式(2)表示

Ids=Ids1+Ids2

(2)

式中Ids為器件的總體電流；Ids1為子溝道1的電流；Ids2為子溝道2的電流。由于前柵對子溝道1的影響和后柵對子溝道2的影響幾乎一樣，而中柵對單個溝道的影響也和其他兩個柵類似，因此，在本文中以子溝道 1為例，建立單個柵極被激活時器件的電流模型。將中柵和背柵的電壓偏置設(shè)為0 V并且將前柵的電壓從0 V掃描到0.8 V。Ti-DCFET器件在子溝道1中的亞閾值區(qū)域電流ISub1s和強反型區(qū)域的電流ID1s可以由式(3)和式(4)給出

(3)

式中A和λ為擬合參數(shù)，Hfin為器件的鰭高，Vfgs為前柵的電壓；Vds為漏極電壓；Vthf-Sub-channel1為器件的閾值電壓；VT=kT/q為熱電壓，其中,k為玻耳茲常數(shù)，T為熱力學溫度，q為電子電荷量。式(4)如下

(1+β×Vds)

(4)

式中B，α，β為擬合參數(shù)，其中，α的范圍在1.3～1.5。

Ti-DCFET器件漏極電流與前柵電壓的關(guān)系如圖5所示。在圖5中，曲線為使用亞閾值區(qū)域的電流模型式(3)和強反型區(qū)域的電流式(4)對Ti-DCFET器件漏極電流的計算結(jié)果；而點則是對Ti-DCFET器件進行TCAD仿真后得到的漏極電流數(shù)據(jù)。結(jié)果顯示，漏極電流的理論公式與TCAD的仿真結(jié)果基本一致，擬合公式能夠較為精確地展示前柵電壓與Ti-DCFET器件漏極電流之間的關(guān)系。

圖5 當漏極電壓Vds固定為0.8 V、中柵電壓Vmgs和后柵電壓Vbgs固定為0 V時，器件漏極電流與前柵電壓Vfgs之間的關(guān)系

2.3 兩個柵極被激活時Ti-DCFET器件的電流模型

將前柵和中柵短接并且從0 V掃描到0.8 V而后柵則被設(shè)置為0 V。在中柵作用下子溝道2中產(chǎn)生的電流由前面的公式給出;而在前柵和后柵的共同作用下，子溝道1中亞閾值區(qū)域的電流ISub1d和強反型區(qū)域的電流ID2d分別由公式(5)和式(6)給出

(5)

式中C為擬合參數(shù)，εox為柵氧化層的電介質(zhì)常數(shù)，Vthd1為當兩個柵極共同作用下子溝道1的閾值電壓。式(6)如下

(6)

式中D和ω為擬合參數(shù)，r為一個固定的結(jié)構(gòu)參數(shù)?？梢詫蓚€子通道的電流相加，通過式(2)得到器件的總電流。器件的漏極電流與前柵電壓的關(guān)系如圖6所示。

圖6 當Vds固定為0.8 V，后柵電壓Vbgs固定為0 V、前柵與中柵短接時，器件漏極電流與前柵電壓Vfgs之間的關(guān)系

圖6中，Vds被設(shè)定為0.8 V，Vbgs被設(shè)定為0 V，而前柵與中柵短接。在圖6中，線是由電流公式計算得到的結(jié)果，而點是由TCAD仿真得到的Ti-DCFET電流數(shù)據(jù)。通過圖6可以看出，點和線基本上保持一致。這說明得到的電流模型基本上能夠闡述前柵電壓與Ti-DCFET器件電流之間的關(guān)系。

3 器件優(yōu)化

以N型Ti-DCFET為例，對器件進行性能優(yōu)化說明。當只有前柵或者后柵被激活時器件導通，這時器件產(chǎn)生的電流為最小導通電流。而當沒有柵極被激活時器件關(guān)斷，這時器件產(chǎn)生的電流為漏電流。根據(jù)器件的最小導通電流和開關(guān)電流比 (最小導通電流與關(guān)斷電流之比)來優(yōu)化器件的性能。

3.1 柵功函數(shù)對器件性能的影響

如圖7所示，隨著柵功函數(shù)的增加導通電流(Ion)和關(guān)斷電流(Ioff)都逐漸減小，但關(guān)斷電流減小的幅度大于導通電流，因此器件的開關(guān)電流比逐漸增加。為了獲得較大的開關(guān)電流比和可接受的導通電流，將柵功函數(shù)選擇為4.70 eV。

圖7 不同柵功函數(shù)下器件的導通電流和關(guān)斷電流

3.2 體硅厚度對器件性能的影響

如圖8所示，隨著體硅厚度的增加導通電流和關(guān)斷電流都逐漸增加。根據(jù)式(1)可知，隨著體硅厚度的增加器件的閾值電壓逐漸減小，使得器件的電流增加。經(jīng)過計算發(fā)現(xiàn)器件的開關(guān)電流比先增加后減小，在體硅厚度為6 nm時達到最大，因此將體硅厚度設(shè)置為6 nm。

圖8 在不同體硅厚度下器件的導通電流和關(guān)斷電流

3.3 優(yōu)化后的器件性能

以N型器件為例，介紹優(yōu)化后的新器件8種不同的狀態(tài)。Ti-DCFET的器件狀態(tài)如表3所示，關(guān)斷電流為4.3×10-9mA/μm，最小導通電流為1.9×10-1mA/μm，開關(guān)電流比為4.4×107。Ti-IGFET的器件狀態(tài)如表4所示，最大關(guān)斷電流為2.7×10-5mA/μm，導通電流為3.7×10-1mA/μm，開關(guān)電流比為880。

表3 Ti-DCFET 的8種不同狀態(tài)

表4 Ti-IGFET的8種不同的狀態(tài)

4 基于新器件的電路設(shè)計

在數(shù)字濾波器中的加法器和乘法器其核心電路均為全加器，因此以全加器為例展示器件簡化電路的能力。使用傳統(tǒng)器件，全加器的實現(xiàn)需要28個晶體管，如圖9所示。

圖9 使用傳統(tǒng)器件設(shè)計的全加器

如果使用本文提出的新器件均只需要16個晶體管就能實現(xiàn)全加器，將晶體管的數(shù)量大幅度減少，如圖10所示。由于新器件的體積和傳統(tǒng)器件的體積大小幾乎一樣，因此通過晶體管的數(shù)量來代表整個電路的體積。經(jīng)比較可知，電路經(jīng)過簡化后體積比之前減小了43 %。

圖10 使用新器件設(shè)計的全加器

5 結(jié) 論

本文提出了兩種運用于MEMS慣性傳感器系統(tǒng)的新型三輸入場效應(yīng)晶體管。特殊的器件結(jié)構(gòu)使得兩種器件具有不同的開關(guān)功能；通過選擇合適的柵功函數(shù)和體硅厚度優(yōu)化了器件的性能；通過簡化數(shù)字濾波器中的核心電路，降低了MEMS系統(tǒng)的整體功耗，減小了EMMS系統(tǒng)的體積。