趙勇

摘要：現(xiàn)代多種行業(yè)的發(fā)展和運(yùn)行過(guò)程，對(duì)于芯片質(zhì)量的要求越來(lái)越高，因此需要通過(guò)對(duì)各類芯片運(yùn)行中相關(guān)信號(hào)的完整性充分研究，從中找到相關(guān)系統(tǒng)的設(shè)計(jì)問(wèn)題并對(duì)其優(yōu)化。本文分析了DDR3堆疊鍵合組件的具體設(shè)計(jì)方案，之后分析了在實(shí)際的運(yùn)行中相關(guān)信號(hào)的完整性，并提出了針對(duì)性和完整性的優(yōu)化方法，此外在實(shí)際的工作階段，主要是分析針對(duì)DDR3堆疊鍵合組件的封裝與基板設(shè)計(jì)工作、仿真和優(yōu)化方法參數(shù)，之后通過(guò)對(duì)具體運(yùn)行效果圖的跟進(jìn)，實(shí)現(xiàn)對(duì)相關(guān)參數(shù)的使用，并研究取得的測(cè)試模擬分析優(yōu)化成果是否達(dá)到標(biāo)準(zhǔn)。在專項(xiàng)分析中，優(yōu)化的參數(shù)為各個(gè)通道中的延時(shí)參數(shù)和阻抗參數(shù)，采用拓?fù)淠Ｐ瓦M(jìn)行優(yōu)化操作。

關(guān)鍵詞：DDR3堆疊鍵合組件;信號(hào)完整性;信號(hào)分析

引言：DDR3堆疊鍵合組件的設(shè)計(jì)過(guò)程，需要通過(guò)封裝和設(shè)計(jì)工作，建立該組件的連接線，采取拓?fù)浣Y(jié)構(gòu)對(duì)控制器以及其他的走線做出合適的調(diào)節(jié)以設(shè)置主干通道，并在其中設(shè)置分支通道，實(shí)現(xiàn)對(duì)通道走線的合理協(xié)調(diào)。

一、DDR3堆疊鍵合組件的處理方案

（一）封裝與基板設(shè)計(jì)工作

DDR3堆疊鍵合組件為5層堆疊結(jié)構(gòu)，整體結(jié)構(gòu)如下圖所示：

其中有四顆DDR3芯片，每個(gè)芯片容量為8Gb，運(yùn)行速率為1.6Gbps，采用16位數(shù)據(jù)模式，則該組價(jià)為64位，數(shù)據(jù)結(jié)構(gòu)容量為4GB，帶寬為12.8GBps，形成了點(diǎn)對(duì)點(diǎn)的互聯(lián)通道結(jié)構(gòu)，之后根據(jù)該設(shè)計(jì)結(jié)構(gòu)，采用Fly-by拓?fù)浣Y(jié)構(gòu)，將控制器和第一個(gè)DRAM顆粒連接走線，并且該走線為主干通道，DRAM顆粒之間的走線為分支通道，通道到DRAM的走線為鍵合線。

（二）仿真和優(yōu)化內(nèi)容

仿真處理過(guò)程，由于整個(gè)系統(tǒng)中的16個(gè)地址信號(hào)和其中的5個(gè)控制信號(hào)采用同種設(shè)計(jì)方法，因此取得的實(shí)際仿真結(jié)果也基本相似，在具體仿真處理過(guò)程，只需選擇其中一個(gè)地址信號(hào)處理即可，并且根據(jù)該系統(tǒng)的等效電路圖對(duì)整體的設(shè)計(jì)模型進(jìn)行搭建，完成參數(shù)的掃描以及計(jì)劃結(jié)果分析工作[1]。

二、DDR3堆疊鍵合組件的信號(hào)完整性優(yōu)化方法

（一）電路搭建工作

電路搭建過(guò)程，采用仿真軟件得到DDR3堆疊鍵合組件，提取其中的器件阻抗、延時(shí)參數(shù)等，并對(duì)各類參數(shù)進(jìn)行處理。同時(shí)在模型的搭建中，也要采用仿真拓?fù)淠Ｐ?，?shí)現(xiàn)對(duì)于輸入的激勵(lì)信號(hào)、互聯(lián)模型、IBIS模型以及重要的匹配電路綜合協(xié)調(diào)，最終建立了互聯(lián)模型和等效電路模型，之后對(duì)這兩類突破后的模型時(shí)域仿真操作，該系統(tǒng)的處理流程圖如下：

具體的處理中，也需要根據(jù)設(shè)計(jì)的信號(hào)波形圖，對(duì)輸入的信息以及輸出的信息跟進(jìn)了解。對(duì)于原始版圖的信號(hào)，通常包括實(shí)際取得參數(shù)的處理，根據(jù)其他的數(shù)值可以分析各個(gè)芯片之類的參數(shù)，從而對(duì)該互連結(jié)構(gòu)進(jìn)行優(yōu)化處理。對(duì)于等效電路模型需要確保準(zhǔn)確度，對(duì)該等效電路模型變量的參數(shù)掃描以及最佳參數(shù)的取值處理工作，該處理過(guò)程主要設(shè)置兩個(gè)變量，一個(gè)是對(duì)于主干通道和分支通道的阻抗參數(shù)，另一個(gè)是主干通道和分支通道的延時(shí)參數(shù)。此外需要全面保證在所有的各類信息在專業(yè)處理過(guò)程中，需要全面根據(jù)已經(jīng)建立的模型，實(shí)現(xiàn)對(duì)于所有信號(hào)參數(shù)的進(jìn)一步優(yōu)化，該過(guò)程中需要完全根據(jù)已經(jīng)得到的所有信息進(jìn)行研究，從而使得最終所得到的所有參數(shù)進(jìn)行協(xié)調(diào)。

（二）參數(shù)取得工作

在相關(guān)參數(shù)的取得中可以發(fā)現(xiàn)，對(duì)于各類變量的初始設(shè)置值，主干通道阻抗參數(shù)和延時(shí)參數(shù)分別為41.56Ω與0.023ns，分支通道阻抗和延時(shí)參數(shù)分別為31.47Ω與0.055ns，上拉電阻為50Ω。之后得到阻抗和延時(shí)的關(guān)系曲線，可以發(fā)現(xiàn)，首先其他的各類變量為初始值時(shí)，在阻抗范圍為10～100Ω，步長(zhǎng)為10Ω時(shí)，對(duì)于眼高的影響相對(duì)較小，并且進(jìn)一步研究發(fā)現(xiàn)最佳的參數(shù)為30Ω，而保持該阻抗為30Ω，分支通道的阻抗、延時(shí)處于初始狀態(tài)，延時(shí)調(diào)整為0.01～0.1ns，步長(zhǎng)為0.01ns時(shí)，可以確定最佳的延時(shí)參數(shù)為0.02ns。在保持主干通道的延時(shí)和阻抗相同的情況下，需要分析分支通道的阻抗和延時(shí)參數(shù)，其中發(fā)現(xiàn)阻抗參數(shù)為60Ω，延時(shí)參數(shù)為0.02ns時(shí)處于最佳運(yùn)行狀態(tài)。

（三）優(yōu)化分析工作

進(jìn)一步的分析發(fā)現(xiàn)，對(duì)于通道的阻抗方面造成的影響為，由于DDR3堆疊鍵合組件采用Fly-by比拓?fù)浣Y(jié)構(gòu)，如果將通道DRAM作為樁線，那么在樁線的處理中，每一段中線都可以看做容性負(fù)載，怎么每一過(guò)孔都存在一個(gè)寄生電容，同時(shí)在每個(gè)樁線上都含有DRAM顆粒，那么該顆粒會(huì)存在封裝寄生電容和片內(nèi)等效電容，出現(xiàn)容性負(fù)載效應(yīng)，因此需要采取適當(dāng)?shù)拇胧p小容性負(fù)載所帶來(lái)的反射。此外在進(jìn)一步的優(yōu)化分析工作中，還需要對(duì)各類優(yōu)化信息和參數(shù)的研究工作，實(shí)現(xiàn)對(duì)于所有參數(shù)的協(xié)調(diào)與專業(yè)性研究，要求必須根據(jù)現(xiàn)有的拓?fù)浞桨高M(jìn)行全面性地研究，唯有如此方可讓最終所得到的所有處理結(jié)果處于更好的運(yùn)行狀態(tài)。

（四）版圖修改工作

版圖的修改需要根據(jù)已經(jīng)建立的等效參數(shù)對(duì)相關(guān)的操作進(jìn)行掃描處理，之后考慮每個(gè)芯片的處理質(zhì)量和實(shí)際的運(yùn)行參數(shù)，之后對(duì)基礎(chǔ)版圖中的各個(gè)疊層結(jié)構(gòu)以及布線和線寬參數(shù)，完成進(jìn)一步的參數(shù)調(diào)整工作[2]。通過(guò)進(jìn)一步的模擬分析工作可以發(fā)現(xiàn)，優(yōu)化之后的結(jié)果相對(duì)于那優(yōu)化之前的結(jié)果，在穩(wěn)定性以及其他的影響參數(shù)上更加可靠，優(yōu)化結(jié)果為主干通道的阻抗和延時(shí)為30.464Ω與0.180ns，分支通道為59.8424Ω與0.0597ns，上拉電阻為40Ω。

結(jié)論：

綜上所述，DDR3堆疊鍵合組價(jià)的信號(hào)處理中，需要對(duì)各主干通道和分支通道進(jìn)行調(diào)整，并采用專業(yè)的模擬分析技術(shù)對(duì)相關(guān)參數(shù)進(jìn)一步的驗(yàn)證，主要需要詳細(xì)分析阻抗參數(shù)和延時(shí)參數(shù)。

參考文獻(xiàn)：

[1]施賽烽，葉潤(rùn)川，林雪，等.基于FPGA和DDR3 SDRAM的高精度脈沖發(fā)生器設(shè)計(jì)與實(shí)現(xiàn)[J].合肥工業(yè)大學(xué)學(xué)報(bào)（自然科學(xué)版），2021，44（02）：206-209+283.

[2]曾燕萍，張景輝，王夢(mèng)雅，等.DDR3堆疊鍵合組件的信號(hào)完整性分析與優(yōu)化[J].電子與封裝，2020，20（12）：7-11.

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