夏小輝，林福江

(中國科學(xué)技術(shù)大學(xué) 微電子學(xué)院，安徽 合肥230026)

0 引言

隨著5G 通信的迅速發(fā)展與應(yīng)用，對(duì)傳輸數(shù)據(jù)速率的要求越來越高，目前提升數(shù)據(jù)傳輸速率采用的主要技術(shù)有載波聚合(Carrier Aggregation，CA）、有源天線系統(tǒng)(Active Antenna Systems，AAS)、多路輸入/輸 出(Multiple Input Multiple Output，MIMO)[1]。因?yàn)樾乱淮悄苁謾C(jī)中的天線數(shù)量不斷增加，以及智能手機(jī)追求更大屏占比的工藝設(shè)計(jì)趨勢(shì)，所以這些天線需要安裝到更小的空間內(nèi)，天線數(shù)量的增加、尺寸的減小導(dǎo)致天線效率降低，進(jìn)而影響發(fā)送和接收性能、電池續(xù)航能力，甚至出現(xiàn)連接問題。

為了有效解決這些矛盾，智能手機(jī)中目前主要采用天線調(diào)諧[2-6]技術(shù)來提高多頻段信號(hào)傳輸?shù)奶炀€效率。通過在天線不同位置與地之間連接天線調(diào)諧器(包含開關(guān)、電容與電感等)，改變天線諧振頻率實(shí)現(xiàn)多頻段信號(hào)高效率傳輸。由于天線可能工作在失配的情況下，此時(shí)天線上的電壓是正常工作時(shí)的數(shù)倍，因此天線調(diào)諧開關(guān)設(shè)計(jì)必須考慮耐壓能力。一般可以通過選取GaAs 等大功率器件解決這一問題，但其成本較高，且集成度較差。因此最近幾年射頻開關(guān)的設(shè)計(jì)多采用SOI CMOS 工藝，相比GaAs 工藝，其兼顧成本和性能[7-8]。

由于SOI CMOS 工藝中，單個(gè)晶體管電壓承受能力有限，因此該工藝下的射頻開關(guān)在處理大功率信號(hào)時(shí)多采用堆疊結(jié)構(gòu)[9-10]。該結(jié)構(gòu)由于體端和柵端存在較大泄露電流，導(dǎo)致電壓擺幅在堆疊結(jié)構(gòu)中各級(jí)晶體管的分布不均，使得射頻開關(guān)支路總的電壓處理能力受到極大限制。一般可以通過體端增加偏置大電阻，提供額外的偏置電壓等技術(shù)來削弱這一現(xiàn)象，但這需要輸入獨(dú)立體端控制信號(hào)且效果有限。

本文提出的高耐壓天線調(diào)諧開關(guān)能在保證插損和隔離度的前提下，更好地滿足大電壓擺幅的工作情況：首先對(duì)傳統(tǒng)的堆疊技術(shù)進(jìn)行改進(jìn)，削弱電壓分布不均，顯著提高支路電壓處理能力；其次還使用了兩級(jí)偏置電阻網(wǎng)絡(luò)，降低電流泄露，進(jìn)一步提高電壓處理能力，從而更好地用于天線調(diào)諧，滿足在天線失配情況下仍能正常工作。

1 天線調(diào)諧開關(guān)的整體結(jié)構(gòu)與原理分析

如圖1 所示，本文所設(shè)計(jì)的天線調(diào)諧開關(guān)主要由開關(guān)控制器和射頻開關(guān)兩部分組成[11]。開關(guān)控制器由負(fù)壓產(chǎn)生器、解碼器和電平轉(zhuǎn)換器構(gòu)成。通過內(nèi)部振蕩器和時(shí)鐘緩沖建立起時(shí)鐘信號(hào)，從而電荷泵實(shí)現(xiàn)穩(wěn)定的負(fù)壓輸出；開關(guān)控制器通過解碼器和電平轉(zhuǎn)換器將輸入的邏輯電平0 和VDD轉(zhuǎn)換成射頻開關(guān)部分的控制電壓VCTRL_ON和VCTRL_OFF。

如圖2 所示，射頻開關(guān)部分總體采用串-并聯(lián)結(jié)構(gòu)，兩條支路的控制信號(hào)互補(bǔ)。當(dāng)串聯(lián)支路導(dǎo)通時(shí)，等效于小電阻，并聯(lián)支路關(guān)斷，等效于電容和大電阻并聯(lián)，反之同理。

圖1 天線調(diào)諧開關(guān)的整體框圖

圖2 高耐壓天線調(diào)諧開關(guān)拓?fù)浣Y(jié)構(gòu)

2 關(guān)鍵電路分析與設(shè)計(jì)

2.1 體區(qū)自適應(yīng)偏置

當(dāng)SOI CMOS 工藝體區(qū)懸空時(shí)，體電位因?yàn)榧纳娙莸淖饔眠M(jìn)行充放電，引起閾值電壓的漂移[12]。因此每一級(jí)的晶體管采用體區(qū)自適應(yīng)偏置[13]，如圖3所示，通過一個(gè)二極管連接體端和柵端，可以極大改善電路性能。

圖3 體區(qū)自適應(yīng)偏置結(jié)構(gòu)

圖4 為體端電勢(shì)隨柵極電壓變化趨勢(shì)：當(dāng)開關(guān)關(guān)斷時(shí)，將體端的電勢(shì)拉低至柵端電壓附近，加深開關(guān)關(guān)斷程度，提高隔離度；當(dāng)開關(guān)導(dǎo)通時(shí)，二極管等效為大電阻，體端電勢(shì)保持為略高于0 V，使得SOI BC FET 器件的閾值電壓降低，從而減小導(dǎo)通電阻，降低插入損耗。

圖4 體電位隨柵極控制電壓變化

2.2 電壓擺幅分布不均效應(yīng)產(chǎn)生機(jī)理與技術(shù)改進(jìn)

2.2.1 電壓擺幅分布不均效應(yīng)產(chǎn)生機(jī)理

當(dāng)某一支路關(guān)斷時(shí)，需要承受導(dǎo)通支路上傳輸信號(hào)的交流電壓。當(dāng)天線工作在失配情況下，假設(shè)駐波比為VSWR，則該支路所承受的電壓可由式(1)～式(3)計(jì)算得到：

對(duì)于GSM 通信所需的傳輸功率為35 dBm，當(dāng)VSWR=6:1 時(shí)，調(diào)諧開關(guān)關(guān)斷支路上承受的電壓擺幅就有Vmax=31 V，可見失配情況下電壓擺幅會(huì)變得特別大。整個(gè)關(guān)斷支路的電壓承受能力等于各級(jí)晶體管疊加，而每一級(jí)晶體管所分擔(dān)的電壓擺幅由各級(jí)的寄生電容[14]決定。

在所有的相關(guān)因素中，P>0.05，沒有有統(tǒng)計(jì)學(xué)意義。結(jié)果表明：性別、年級(jí)、專業(yè)類型、每月生活費(fèi)和家庭年收入這些因素均不會(huì)對(duì)大學(xué)生是否使用借貸平臺(tái)產(chǎn)生顯著影響。

如圖5 所示，當(dāng)柵端控制支路關(guān)斷時(shí)，等效寄生電容可計(jì)算得到：

圖5 開關(guān)關(guān)斷時(shí)等效電容

其中，VR為源漏極與襯底之間PN 結(jié)的反向電壓，ΦB為結(jié)的內(nèi)建電勢(shì)，Cov為單位寬度的柵氧化層重疊電容，Cj0是下極板單位面積電容，Cox為柵-溝道單位面積電容，m一般取0.3 ～0.4，Csub為源漏極到襯底的寄生電容，Cdx和Csx分別為漏源極因其他因素產(chǎn)生的寄生電容。

由圖3 可以看出，由于存在到襯底、體端和柵端的泄露路徑，從左端流入晶體管的交流電流逐級(jí)減小，即：

由電流電壓關(guān)系得：

其中：

由式(5)、(6）知：Cdbn、Csbn與VR成反比，即分別反比于Vsb、Vdb，又由式(9)可得：

由式(10)可得，式(13)所存在的不等式會(huì)加強(qiáng)式(9)，從而反過來作用關(guān)斷電容，增大式(13)中各級(jí)電容間的差值，自此形成閉環(huán)，類似正反饋環(huán)路，從而加劇電壓擺幅分布不均[14]，只有第一級(jí)晶體管漏源擊穿電壓能夠滿足達(dá)到晶體管的BVDS，其他各級(jí)逐級(jí)遞減，使得整個(gè)關(guān)斷支路電壓承受能力變小。如圖6 所示，各級(jí)晶體管電壓擺幅分布相差很大，從3.3 V 變化到2.5 V 不等。

2.2.2 兩級(jí)偏置網(wǎng)絡(luò)設(shè)計(jì)

圖7 中，從G1點(diǎn)往直流偏置供壓點(diǎn)G0看去時(shí)，由于添加了大電阻Rg2，等效輸入阻抗變得很大，因此體端和柵端的泄露電流僅小部分經(jīng)G1流向G0，大部分流回了管子中，使得流經(jīng)各級(jí)晶體管的電流更加接近，削弱了電壓分布不均的效應(yīng)。

2.2.3 非均勻堆疊結(jié)構(gòu)設(shè)計(jì)

設(shè)計(jì)中為確保開關(guān)的導(dǎo)通電阻和插入損耗滿足系統(tǒng)要求，串聯(lián)支路晶體管的尺寸往往會(huì)設(shè)置得很大，因此串聯(lián)支路斷開時(shí)，關(guān)斷電容主要取決于柵-漏和柵-源電容，交流電壓擺幅在各級(jí)晶體管上比較均勻。而并聯(lián)支路為保證不影響插入損耗，晶體管尺寸較小，因此等效關(guān)斷電容Coff受電壓分布影響更大，并聯(lián)支路分布不均現(xiàn)象往往更明顯。

針對(duì)這種情況，本文對(duì)傳統(tǒng)的堆疊結(jié)構(gòu)進(jìn)行改進(jìn)，如圖2 中所示，晶體管的柵寬由射頻RF 端向地逐級(jí)減小，控制關(guān)斷時(shí)寄生電容是逐級(jí)減小的，與流經(jīng)各級(jí)晶體管的變化趨勢(shì)相反，即：

圖6 電壓擺幅在各級(jí)晶體管上的分布

圖7 改進(jìn)后兩級(jí)偏置網(wǎng)絡(luò)結(jié)構(gòu)

由式(10)可知，通過這種結(jié)構(gòu)使得每一級(jí)晶體管上承受的電壓擺幅近似相等，從而使得整個(gè)并聯(lián)支路的電壓處理能力達(dá)到最大。

如圖8 所示，仿真設(shè)置輸入功率Pin=45.563 dBm(即50 Ω 匹配情況下電壓擺幅V=60 V)。對(duì)比可知，傳統(tǒng)堆疊結(jié)構(gòu)& 一級(jí)偏置網(wǎng)絡(luò)第一級(jí)晶體管分擔(dān)的電壓擺幅為3.2 V，已經(jīng)快達(dá)到單個(gè)FET 的BVDS；傳統(tǒng)堆疊結(jié)構(gòu)& 兩級(jí)偏置電壓分布不均的現(xiàn)象得到一定改善，電壓承受能力優(yōu)于前者；非均勻堆疊& 兩級(jí)偏置網(wǎng)絡(luò)通過調(diào)整各級(jí)晶體管的尺寸，使得電壓擺幅實(shí)現(xiàn)均勻分布，此時(shí)單個(gè)晶體管分擔(dān)的電壓擺幅遠(yuǎn)小于BVDS，因此可以安全工作于更高功率下。

圖8 三種結(jié)構(gòu)的電壓擺幅分布

3 整體仿真結(jié)果

本文設(shè)計(jì)實(shí)現(xiàn)了一種高耐壓的天線調(diào)諧開關(guān)。圖9 給出了開關(guān)的小信號(hào)性能和大信號(hào)性能仿真結(jié)果，其中輸出端加入電感模擬連線寄生效應(yīng)。開關(guān)的導(dǎo)通電阻為1.24 Ω，關(guān)斷電容為112 fF，帶寬為0.1 GHz～5 GHz，插入損耗為0.14～0.48 dB，隔離度帶內(nèi)大于30 dB，P0.1dB=45.6 dBm，耐壓能力大于60 V。

4 結(jié)論

基于GlobalFoundry 130 nm RF SOI CMOS 工藝，本文設(shè)計(jì)了一種高耐壓的天線調(diào)諧開關(guān)，面積大約為0.7 mm×1 mm。通過非均勻設(shè)計(jì)堆疊晶體管的尺寸以及兩級(jí)偏置網(wǎng)絡(luò)，減小了體端和柵端的電流泄露，削弱了由于寄生帶來的電壓擺幅分布不均現(xiàn)象，提高了開關(guān)的電壓處理能力，最終功率容量達(dá)到45.6 dBm。所設(shè)計(jì)的調(diào)諧開關(guān)在0.1 GHz～5 GHz內(nèi)，實(shí)現(xiàn)了較小的導(dǎo)通電阻和關(guān)斷電容，大大減小了對(duì)天線調(diào)諧的影響，并且插入損耗小于0.5 dB，隔離度大于30 dB，各項(xiàng)性能滿足天線調(diào)諧和帶通選擇開關(guān)等應(yīng)用的需求。本電路設(shè)計(jì)指標(biāo)與近年來的參考文獻(xiàn)對(duì)比如表1 所示。

圖9 天線調(diào)諧開關(guān)的總體仿真結(jié)果

表1 本設(shè)計(jì)與其他設(shè)計(jì)性能對(duì)比