姚茂群，孫 曦，李聰輝

(杭州師范大學(xué)信息科學(xué)與工程學(xué)院，浙江 杭州 311121)

0 引言

當(dāng)前，隨著科學(xué)技術(shù)的不斷進步，對信息處理能力需求的不斷增加，集成規(guī)模不斷擴大，集成度也始終遵循著“每三年增加一倍”的摩爾定律，因此降低功耗，提升速度，提高頻率等一直都是集成電路研究迫切需要解決的問題，也是集成電路行業(yè)的發(fā)展趨勢.而電流型電路在速度、功耗等方面一直有著較大的優(yōu)勢，另外，CMOS管處理電流信號也有較大優(yōu)勢，因此電流型CMOS電路成了當(dāng)前集成電路研究的一大熱點[1-3].

在電流型數(shù)字電路研究初期，理論以及電路設(shè)計方法比較匱乏，而閾算術(shù)代數(shù)系統(tǒng)的提出使得電流型CMOS電路的設(shè)計有了理論指導(dǎo)，使得整個電路設(shè)計流程更加清晰，其中和圖的提出也大大地簡化了電路設(shè)計，并且使得電路設(shè)計更加直觀有效[4].

本文在原有和圖轉(zhuǎn)化方法的基礎(chǔ)上，結(jié)合方程組的思想，提出了一種新的和圖轉(zhuǎn)化方法，該方法能夠彌補原有方法在和圖轉(zhuǎn)化上的不足，為電流型CMOS電路設(shè)計提供方便.

1 閾算術(shù)代數(shù)系統(tǒng)

1.1 閾算術(shù)代數(shù)系統(tǒng)的概念、基本運算及性質(zhì)

閾算術(shù)代數(shù)系統(tǒng)就是以非負(fù)運算(這里我們不做討論) 、閾算術(shù)運算及算術(shù)運算為基本運算構(gòu)成的代數(shù)系統(tǒng).而閾算術(shù)函數(shù)就是其邏輯關(guān)系的解析，類似F=〈x〉t這種函數(shù)，我們就把它稱為閾算術(shù)函數(shù)，而閾算術(shù)函數(shù)的值F為一切的自然數(shù)(0，1，2，…)，x稱為信號變量，也可以用任意字母表示，如a,B,x等，取值范圍為所有整數(shù).而在閾算術(shù)函數(shù)中也有“·”和“+”運算，與邏輯函數(shù)中的基本一致，分別表示算術(shù)乘法運算和表示算術(shù)加法運算，“·”運算也可以省略.閾算術(shù)運算如下所示：

1) 高閾運算：

(1)

2) 低閾運算：

(2)

3) 雙閾運算：

(3)

其中，x為整數(shù)[-m,…, 0,1,…,m],閾值t，t1，t2為[0.5 ,1.5,…,m-0.5],m為正整數(shù)[6].

1.2 和圖的概念及特點

邏輯函數(shù)除了采用表格表示(真值表)與解析表示外，還可用圖形表示.與邏輯函數(shù)的K圖(卡諾圖)相似，在閾算術(shù)代數(shù)系統(tǒng)中則用和圖表示閾算術(shù)函數(shù)，從本質(zhì)上講和圖包含K圖，只不過圖中的值不僅限于0，1，而是可以填入任意的整數(shù).例如，閾算術(shù)函數(shù)F(x,y,z)=x+2y+4z的和圖如圖1所示.

圖1 F(x,y,z)=x+2y+4z的和圖Fig.1 The He map of F(x,y,z)=x+2y+4z

通過和圖來表示閾算術(shù)函數(shù)具有以下優(yōu)點：

1) 使得閾算術(shù)函數(shù)的特點更加清晰明了，使得輸入輸出之間的關(guān)系能夠得到直接的判定；

2) 閾算術(shù)函數(shù)之間的相互運算可以直接通過和圖的運算實現(xiàn)[5-6].

1.3 和圖的運算性質(zhì)

和圖的閾算術(shù)函數(shù)運算有閾算術(shù)運算(這里以雙閾算術(shù)運算為例)，加法運算，減法運算和乘法運算，如圖2—5所示.

圖2 雙閾算術(shù)運算Fig.2 Double threshold arithmetic

圖3 加法運算Fig.3 Addition

圖4 減法運算Fig.4 Subtraction

圖5 乘法運算Fig.5 Multiplication

1.4 電流型CMOS電路的閾算術(shù)運算

1.4.1 高閾運算電路：F=〈x〉t，如圖6所示.1.4.2 低閾運算電路：F=〈x〉t，如圖7所示.

圖6 高閾運算電路Fig.6 High threshold arithmetic circuit圖7 低閾運算電路Fig.7 Low threshold arithmetic circuit

圖8 雙閾運算電路Fig.8 Double threshold arithmetic circuit

2 基于電流型CMOS電路的新型和圖轉(zhuǎn)化方法

通過和圖，可以進行電流型電路的設(shè)計.首先，根據(jù)需要設(shè)計電路的邏輯函數(shù)，畫出目標(biāo)和圖；其次，根據(jù)目標(biāo)和圖，構(gòu)造一個盡可能和目標(biāo)和圖相同或者相似的和圖；然后，再用一個或者多個和圖與剛構(gòu)造好的和圖進行算術(shù)運算，得到新的目標(biāo)和圖，并求出閾算術(shù)函數(shù)表達式；最后，根據(jù)所得的閾算術(shù)函數(shù)表達式，設(shè)計相應(yīng)電路.

然而，在實際的電路設(shè)計中，當(dāng)和圖比較復(fù)雜時，要完成上述的轉(zhuǎn)化往往比較困難.為此，我們提出了一個基于和圖的新型轉(zhuǎn)化方法，它主要通過解方程的思路，獲得目標(biāo)和圖對應(yīng)的閾算術(shù)函數(shù)，能夠在一定程度上使得和圖的轉(zhuǎn)化代數(shù)化，并且更加清晰和快速.

圖9 F1(x,y,z)的和圖Fig.9 The He map of F1(x,y,z)

圖10 和圖1Fig.10 The He map 1 圖11 和圖2Fig.11 The He map 2

圖12 和圖1的類似和圖Fig.12 similar to the He map 1圖13 和圖2的類似和圖Fig.13 similar to the He map 2

可以看到，使用和圖轉(zhuǎn)化方法得到的閾算術(shù)函數(shù)顯然更加簡單.不過，和圖轉(zhuǎn)化方法并不對所有的和圖都成立，下面舉例.

圖14 F5(x,y,z)的和圖Fig.14 The He map of F5(x,y,z)

將其代入高閾算術(shù)運算函數(shù)〈ax+by+cz〉t1或者低閾算術(shù)運算函數(shù)〈ax+by+cz〉t2，得如下方程組：

兩個方程組均無解，則說明不能直接構(gòu)造出閾算術(shù)函數(shù)，需要再通過閾算術(shù)運算得到.比如以上和圖，則可由以下兩個和圖通過加法算術(shù)運算得到，如圖15和圖16所示.倘若不能直接得出其閾算術(shù)函數(shù)，可繼續(xù)通過上述方法分別得到它們的閾算術(shù)函數(shù)表達式，然后再相加即可得到最終的閾算術(shù)函數(shù).

圖15 和圖3Fig.15 The He map 3圖16 和圖4Fig.16 The He map 4

考慮到當(dāng)方程組比較復(fù)雜，計算比較繁瑣的時候，可以通過計算機編程來求得方程的解.具體的流程如圖17所示.經(jīng)過大量的實驗和計算，下面對這兩種和圖轉(zhuǎn)化的方法進行總結(jié)和比較，如表1所示.

表1 和圖轉(zhuǎn)化方法比較Tab.1 Comparison with graph conversion method

3 基于新型和圖轉(zhuǎn)化方法的電流型CMOS全加器設(shè)計

全加器是組合電路中基本的元器件，也有著廣泛的應(yīng)用.它能夠?qū)⒓訑?shù)、被加數(shù)和低位來的進位信號相加，并根據(jù)求和結(jié)果給出該位的進位信號.設(shè)輸入端x(被加數(shù)輸入),y(加數(shù)輸入)，輸出端為S(本位和輸出), C(進位輸出).其輸出端真值表對應(yīng)的兩個目標(biāo)和圖如圖18和圖19所示.

圖17 流程圖Fig.17 Flow chart

圖18 S的目標(biāo)和圖Fig.18 The He map of S圖19 C的目標(biāo)和圖Fig.19 The He map of C

根據(jù)S的目標(biāo)和圖，很難構(gòu)造閾算術(shù)函數(shù)，因此采用新提出的和圖轉(zhuǎn)化方法去求解對應(yīng)的閾算術(shù)函數(shù).第一步，設(shè)最終的閾算術(shù)函數(shù)為高閾算術(shù)運算函數(shù)F18(A,B,C)=〈ax+by+cz〉t1；第二步，將xyz的值以及其對應(yīng)的和圖的值代入，并且a，b，c為整數(shù)，t1∈(0.5,1.5,…,m-0.5)，可得如下的方程組：

經(jīng)過計算，該方程組無解.第三步，繼續(xù)設(shè)最終的閾算術(shù)函數(shù)為低閾算術(shù)運算函數(shù)，列方程組，同樣解得方程組無解，再設(shè)成雙閾算術(shù)運算函數(shù)，列方程，也求方程組無解.說明該和圖不能直接化成單個閾算術(shù)函數(shù)的形式，因此，考慮將該和圖分解.分解后的和圖如圖20和圖21所示.

圖20 和圖5Fig.20 The He map 5圖21 和圖6Fig.21 The He map 6

圖22 全加器電路圖Fig.22 Full adder circuit diagram

根據(jù)C的目標(biāo)和圖，同樣采用新的和圖方法，可以求得最終的閾算術(shù)函數(shù)為F22(x,y,z)=〈x+y〉1.5.通過S和C的閾算術(shù)函數(shù)表達式，設(shè)計出的電流型CMOS全加器電路如下圖22所示.

采用TSMC180 nm工藝參數(shù)在軟件Hspui A-2008.03上對電路進行Hspice模擬[7-9]，對應(yīng)于邏輯值0的電流為0，對應(yīng)于邏輯值1的電流為10 μA，這里的vdd均采用1.8 V，模擬得到的電路瞬態(tài)特性如圖23所示，模擬結(jié)果分析表明，所設(shè)計的全加器電路具有正確的邏輯功能，且電路的瞬時功耗較低，為206.4 μw.

圖23 電路瞬態(tài)特性圖Fig.23 Circuit transient characteristic diagram

4 結(jié)論

本文通過解方程的思路，提出了一種基于和圖的新型轉(zhuǎn)化方法，該方法相較于原方法，在處理復(fù)雜和圖，快速將和圖化簡為單個閾算術(shù)函數(shù)等方面有著較大優(yōu)勢，并且能通過計算機編程實現(xiàn)提高計算效率.另外，通過該方法，本文設(shè)計了一種基于電流型CMOS電路的全加器，經(jīng)過模擬分析結(jié)果證明，所設(shè)計電路結(jié)構(gòu)簡單，功耗較低[10].