鄒勤麗，湯 曄

（1.上海交通大學(xué)電子與通信工程系，上海 200240；2.中國電子科技集團(tuán)公司第32研究所，上海 200233）

1 引言

在模擬電路和數(shù)?；旌想娐分?，帶隙基準(zhǔn)電路是一個(gè)基本的電路模塊，被廣泛應(yīng)用于AD/DA轉(zhuǎn)換器、電源管理芯片、PLL等電路中[1]。這些電路都需要帶隙基準(zhǔn)提供精確的電壓，且溫度穩(wěn)定性高，抗噪聲干擾能力強(qiáng)，能夠提供給整個(gè)系統(tǒng)更好的精度和穩(wěn)定性。

傳統(tǒng)的帶隙基準(zhǔn)電路中一般會(huì)使用到運(yùn)算放大器，運(yùn)算放大器的失調(diào)電壓會(huì)影響到帶隙基準(zhǔn)的精度，同時(shí)電路的電源電壓抑制比也會(huì)受到影響。要想進(jìn)一步提高電路性能，必須在電路結(jié)構(gòu)上進(jìn)行改進(jìn)[2]。

參考傳統(tǒng)的帶隙基準(zhǔn)電壓源電路，本文設(shè)計(jì)了一種新結(jié)構(gòu)的帶隙基準(zhǔn)電路，利用共源共柵結(jié)構(gòu)結(jié)合負(fù)反饋原理，在電路的輸出支路產(chǎn)生比較穩(wěn)定的PTAT電流，從而在電路輸出端產(chǎn)生與溫度無關(guān)的電壓。新的結(jié)構(gòu)能產(chǎn)生更穩(wěn)定的基準(zhǔn)電壓和更高的電源電壓抑制比，同時(shí)功耗也比較低，芯片的面積也有所減小。

2 傳統(tǒng)帶隙基準(zhǔn)的基本原理

傳統(tǒng)的帶隙基準(zhǔn)電路見圖1，M1～M3的寬長比相同，它們組成電流鏡結(jié)構(gòu)，使得流經(jīng)M1～M3的電流相等，即流經(jīng)Q1～Q3的電流相等。運(yùn)放的反饋?zhàn)饔檬沟肁、B兩點(diǎn)的電壓相等。三極管Q2與Q3的個(gè)數(shù)相同，都是Q1的n倍。

圖1 傳統(tǒng)的帶隙基準(zhǔn)電路原理圖

雙極型晶體管的基極-發(fā)射極電壓VBE具有負(fù)的溫度系數(shù)，晶體管的電流近似于I=Isexp(VBE/VT)，這樣兩個(gè)晶體管的VBE的差值為VTlnn，具有正溫度系數(shù)，兩者相互補(bǔ)償，我們可以得到令人滿意的零溫度系數(shù)的基準(zhǔn)[3]。圖1中的輸出電壓VREF可以表示為：

式（1）中，VBE和VT分別具有負(fù)溫度系數(shù)和正溫度系數(shù)，當(dāng)我們選擇合適的R1、R2和n的值時(shí)，就可以使VREF變得與溫度無關(guān)，得到接近于零溫度系數(shù)的基準(zhǔn)電壓。

理論上，我們得到了一個(gè)精確的基準(zhǔn)電壓VREF，它不僅幾乎不受溫度的影響，同時(shí)電源電壓的變化也不會(huì)對(duì)其造成干擾，有較好的電源抑制比。但是，實(shí)際電路設(shè)計(jì)中的情況遠(yuǎn)為復(fù)雜。首先運(yùn)放具有一定的失調(diào)電壓，它在一定程度上會(huì)對(duì)VREF的精度產(chǎn)生影響，再者VBE與溫度并不是一種線性的關(guān)系，這樣傳統(tǒng)帶隙基準(zhǔn)并不能得到我們希望的零溫度系數(shù)電壓。因?yàn)榧尤脒\(yùn)放的關(guān)系，電路結(jié)構(gòu)復(fù)雜，功耗也比較高。而隨著集成電路的發(fā)展，電路對(duì)功耗和面積的要求越來越高，傳統(tǒng)的帶隙基準(zhǔn)電路顯然已經(jīng)不能滿足電路設(shè)計(jì)的要求，我們需要設(shè)計(jì)出更低功耗、溫度特性更好同時(shí)面積更小的電路結(jié)構(gòu)。

3 常規(guī)的無運(yùn)放帶隙基準(zhǔn)電路

典型的無運(yùn)放帶隙基準(zhǔn)電路結(jié)構(gòu)如圖2所示，圖中M1、M2的寬長比相同，M3、M4的寬長比相同，這樣M1～ M4、Q1、Q2和R1組成一個(gè)PTAT電流產(chǎn)生電路，使流過Q1和Q2的電流相等。M5與M1寬長比相同，這樣流經(jīng)Q3的電流與流過 Q1和Q2的電流相等。Q2和Q3的個(gè)數(shù)相等，都是Q1的n倍。這樣圖2中的輸出電壓VREF可以表示為：

由式（1）和式（2）我們可以看出，無運(yùn)放的帶隙基準(zhǔn)電路同樣得到了零溫度系數(shù)的帶隙基準(zhǔn)電壓，但是使用的CMOS管子個(gè)數(shù)較少，芯片面積得到了較大的減小。

圖2 無運(yùn)放的帶隙基準(zhǔn)電路

電路2中，由于M1、M2和M5的溝道長度調(diào)制效應(yīng)，當(dāng)電源電壓發(fā)生變化時(shí)，VREF會(huì)受到較大影響，這樣輸出VREF的精度不能得到保證。又由于M3和M4的VDS不同會(huì)引起柵源電壓的失配，這樣兩支路PTAT電流不能完全一致，輸出電壓VREF的精度同樣受到影響。共源共柵結(jié)構(gòu)具有較好的電源電壓抑制比，同時(shí)電路PTAT電流匹配性也更好，因此可以進(jìn)一步改進(jìn)電路，在電路中采用共源共柵結(jié)構(gòu)，來提高VREF的精度，同時(shí)還能提高輸出電壓的PSRR[4]。

4 電路結(jié)構(gòu)及其分析

在典型的帶隙基準(zhǔn)電壓源的基礎(chǔ)上，設(shè)計(jì)了圖3所示的帶隙基準(zhǔn)電壓源。它包括基準(zhǔn)電壓產(chǎn)生電路、PTAT電流生成電路和上電啟動(dòng)電路。

4.1 上電啟動(dòng)電路

當(dāng)電源上電時(shí)，可能電路不能進(jìn)入正常的工作點(diǎn)，電路所有支路的電流都為0。因此，為使電路能正常工作，需要在基準(zhǔn)電路中加入啟動(dòng)電路，使電路能進(jìn)入正常的工作點(diǎn)。

圖3中，MOS管M15～M20組成了基準(zhǔn)電路的自啟動(dòng)電路。當(dāng)支路的電流都為0時(shí)，意味著電流鏡支路的PMOS管的輸入都為高，NMOS管的輸入都為低。此時(shí)M15的輸入為高電平不導(dǎo)通，這樣M18的輸入為0也不導(dǎo)通，M16為倒比管，此時(shí)導(dǎo)通，使得M19、M20的輸入為高電平，這樣M1～M8的輸入會(huì)由高電平變低，進(jìn)而進(jìn)入到正常工作狀態(tài)。當(dāng)M15的輸入降到一定值時(shí)，M15導(dǎo)通，M18輸入為高導(dǎo)通，使得M19和M20的輸入變?yōu)榈碗娖?，進(jìn)而也不導(dǎo)通，啟動(dòng)電路停止工作。

圖3 新型的帶隙基準(zhǔn)電壓源

4.2 PTAT電流生成電路

如圖3所示，Q1～Q4所在的4條支路共同組成了PTAT電流生成電路。Q1、Q2所在支路為右邊的共源共柵支路提供偏置電壓，Q1所在支路提供反饋使得A、B兩端的電壓相等，即VBE3=VBE4+IR1。電路中Q4、Q5的個(gè)數(shù)為Q3的n倍，這樣可以得到Q4支路電流為：

這樣可以產(chǎn)生一個(gè)PTAT電流。

4.3 基準(zhǔn)電壓產(chǎn)生電路

M4、M8、R2和Q5組成了基準(zhǔn)電壓產(chǎn)生電路。PTAT電流鏡像后流過R2和Q5產(chǎn)生輸出電壓VREF=VBE4+(VTlnn)(R2/R1)，等式右邊前一項(xiàng)具有負(fù)的溫度系數(shù)，后一項(xiàng)具有正的溫度系數(shù)。因此，調(diào)節(jié)R1、R2和n的值，就可以得到零溫度系數(shù)的輸出電壓VREF。因?yàn)殡娏麋R各個(gè)支路上均使用了共源共柵電路，電源電壓抑制比PSRR能得到較大的提高。

5 仿真結(jié)果

電路采用SMIC 0.35 μm工藝、Candence Spectre環(huán)境進(jìn)行仿真。

在瞬態(tài)條件下，電源電平由0升到3.3 V，觀察輸出基準(zhǔn)電壓的啟動(dòng)情況，在5 μs時(shí)間后，VREF輸出比較穩(wěn)定。仿真結(jié)果如圖4?；鶞?zhǔn)電壓初始輸出為0。在電源電壓上電后，啟動(dòng)電路開始工作，輸出電壓逐漸上升。啟動(dòng)電路的作用使輸出電壓迅速提高，且高于穩(wěn)定時(shí)的輸出電壓，造成輸出電壓過沖。電壓升高到一定程度時(shí)，啟動(dòng)電路停止工作，在反饋回路作用下，輸出電壓逐漸回落到我們需要的正常的輸出值。

圖4 輸出電壓在電源電壓變化時(shí)的瞬態(tài)仿真結(jié)果

接下來對(duì)電路進(jìn)行溫度仿真，在-55～125 ℃的溫度范圍內(nèi)對(duì)電路進(jìn)行仿真。仿真結(jié)果如圖5。可以看出在25 ℃時(shí)，電路達(dá)到零溫度系數(shù)，此時(shí)溫度特性最好。在25～125 ℃溫度范圍內(nèi)，輸出電壓的變化范圍為0.004 V；在-55～25 ℃溫度范圍內(nèi)，輸出電壓的變化范圍約為0.003 5 V左右。這樣輸出基準(zhǔn)電壓的溫度系數(shù)約為5×10-5V/℃，輸出基準(zhǔn)電壓幅度隨溫度變化較小。

圖5 輸出電壓在-55～125 ℃范圍內(nèi)的溫度仿真結(jié)果

圖6為輸出基準(zhǔn)電壓的PSRR響應(yīng)曲線。對(duì)于一般的基準(zhǔn)設(shè)計(jì)，電源抑制比要求在70 dB以上就滿足要求。本文的設(shè)計(jì)中，在1～100 Hz范圍內(nèi)，輸出電壓的PSRR可以達(dá)到82 dB，具有較好的電源電壓抑制特性。電路在高頻時(shí)電源抑制比會(huì)降低，說明電路存在比較低的極點(diǎn)。如果基準(zhǔn)應(yīng)用在對(duì)高頻性能要求比較高的電路中時(shí)，需要增加電路的3 dB帶寬來提高高頻時(shí)的電源抑制比。

6 結(jié)論

本文設(shè)計(jì)了一種無運(yùn)放的帶隙基準(zhǔn)電路，因?yàn)闇p少了運(yùn)放的使用，電路消除了運(yùn)放的失調(diào)電壓等因素對(duì)帶隙基準(zhǔn)電壓精度的影響。同時(shí)比傳統(tǒng)的帶運(yùn)放的帶隙基準(zhǔn)電路減少了面積和功耗，噪聲性能也得到了提高。另外，該電路也比傳統(tǒng)的無運(yùn)放帶隙基準(zhǔn)電路具有更高的電壓精度和電源抑制比。在3.3 V電源電壓下，溫度范圍為-55～125 ℃，得到基準(zhǔn)電路的電源抑制比為82 dB，功耗僅有0.06 mW。

圖6 輸出電壓的PSRR頻率響應(yīng)曲線

[1] 鄭儒富，張波，俞永康，等.一種1.8×10-6/℃曲率BiCOMS帶隙基準(zhǔn)源[J]. 微電子學(xué)，2006，36（6）∶778-781.

[2] 周永峰，戴慶元，林剛磊. 一種用于CMOS A/D轉(zhuǎn)換器的帶隙基準(zhǔn)電壓源[J]. 微電子學(xué)，2009，39(1)∶ 25-28.

[3] RAZAVI B. 陳貴燦,程軍,張瑞智,等譯. 模擬CMOS集成電路設(shè)計(jì)（第一版）[M]. 西安：西安交通大學(xué)出版社，2003. 312-315.

[4] BOOKS T,WESTWIK A L. A low-power differential CMOS bandgap reference [C]. IEEE Int Sol Sta Circ Conf.Presidio,1994. 248-249.