梅金碩　崔天寶

摘 要：設計了一種應用于隧道磁阻（TMR）磁強計中的12位逐次逼近型模數(shù)轉(zhuǎn)換器（SAR ADC）。其中，DAC電路采用改進式的分段電容陣列，減小面積的同時保證采樣精度不受分段耦合電容的影響，采用優(yōu)化時序以消除外接共模電平的需要并減弱采樣過程中MOS開關非理想效應的影響，額外添加失調(diào)存儲技術以消除電路中的直流失調(diào)電壓?；?.35um BCD低壓工藝對該結構進行電路設計，利用Cadence Spectre進行指標仿真。仿真結果表明，該SAR ADC對帶寬500KHz的模擬正弦信號轉(zhuǎn)換信噪比（SNR）達到67.86dB，有效位數(shù)達到10.98位，整體功耗僅為5.75mW，滿足TMR磁強計接口電路中模數(shù)轉(zhuǎn)換器的性能要求。

關鍵詞：TMR磁強計;SAR ADC;模數(shù)轉(zhuǎn)換器;分段電容式

DOI：10.15938/j.jhust.2020.06.004

中圖分類號： TN431.1

文獻標志碼： A

文章編號： 1007-2683（2020）06-0023-07

A 12-bit SAR ADC for Tunnel Magnetoresistance Magnetometer

MEI Jin-shuo， CUI Tian-bao

（School of Sciences， Harbin University of Science and Technology， Harbin 150080，China）

Abstract：A 12-bit successive approximation type analog-to-digital converter is designed for tunnel magnetoresistance magnetometer. An improved segmented capacitor array is employed in the DAC circuit adopts， which can reduce the area and ensure the sampling precision not to be influenced by the segmented coupling capacitor. Meanwhile， optimized timing is used to eliminate the need for external common-mode level and to reduce the non-ideal effect of MOS switch during sampling process， and additional offset storage technology is added to eliminate the DC offset voltage in the circuit. Based on the 0.35um BCD low-voltage process， the circuit design of the structure is carried out， and the index simulation is carried out by Cadence Spectre. The simulation results show that the signal-to-noise ratio （SNR） of the ADC is up to 67.86 DB at 500 KHz bandwidth， and the effective bit number is up to 10.98 bits. The total power consumption of the ADC is only 5.75 mW， which meets the performance requirements of the Analog-to-digital converter circuits of the TMR magnetometer interface circuit.

Keywords：TMR magnetometer; SAR ADC; analog-to-digital converter; segmented capacitance

0 引 言

隨著集成電路、慣性制導、便攜式測量等方面需求的不斷增加，對各種傳感器以及接口電路的精度要求也隨之提高[1-2]。模數(shù)轉(zhuǎn)換器（ADC）作為連接外界模擬信號與數(shù)字處理系統(tǒng)間的橋梁，在傳感器接口電路中的重要程度逐年提高[3-5]。為保證傳感器對外界信號的高精度、低失真采集，同時兼顧較高續(xù)航能力與便攜式可植入應用背景，需要對高轉(zhuǎn)換精度低功耗面積的ADC展開進一步研究[6-9]。在眾多類型的ADC中，逐次逼近型（SAR）ADC由于其架構簡單、易于在較低功耗與較小面積背景下實現(xiàn)并能夠達到中高精度等特點，成為眾多傳感器接口電路中ADC的主要研究方向[10]。

本設計擬應用于某型慣性導航設備中TMR磁強計內(nèi)部的接口電路，采用0.35μm BCD低壓工藝完成電路設計與版圖實現(xiàn)。該設計可實現(xiàn)500KHz帶寬模擬交流信號的模數(shù)轉(zhuǎn)換，轉(zhuǎn)換位數(shù)為12位，信噪比高于60dB，有效位數(shù)大于10位，ADC整體功耗不超過10mW，版圖面積低于2mm2。

1 原 理

SAR ADC的結構框圖如圖1所示。主要由采樣保持電路、比較器、逐次逼近邏輯（SAR Logic）、數(shù)模轉(zhuǎn)換器（DAC）電路構成。

SAR ADC的原理為一種二進制搜索算法。模擬信號經(jīng)過采樣保持電路采樣后輸入至比較器，依次與逐次逼近邏輯反饋的二進制權重電平進行比較。每一次比較得到一位數(shù)字輸出信號，比較次數(shù)越多得到的數(shù)字輸出越能精確地還原模擬輸入信號。對于N位的SAR ADC來說，至少需要經(jīng)過N次比較才能完成一次模數(shù)轉(zhuǎn)換。

以位數(shù)較低的四位SAR ADC為例，逐次逼近的工作過程如圖2所示。假設輸入模擬信號采樣后得到電平信號為21/32Vref，在第1個周期，四位數(shù)字邏輯置位輸出1000，控制DAC通過二進制權重選擇輸出模擬電平1/2Vref，與輸入信號共同進入比較器作比較。由于Vin>1/2Vref，確定最高位數(shù)字輸出D4=1，此后控制邏輯最高位輸出始終保持高電平以存儲比較結果;第2個周期數(shù)字邏輯置位輸出1100，DAC輸出模擬電平為3/4Vref與輸入信號進行比較，由于Vin<1/2Vref，確定次高位數(shù)字輸出D3=0;第3個周期數(shù)字邏輯置位1010，DAC輸出模擬電平為5/8Vref進行比較，Vin>5/8 Vref，確定次低位數(shù)字輸出D2=1;第4個周期數(shù)字邏輯置位1011，DAC輸出數(shù)字電平為11/16Vref進行比較，Vin<11/16 Vref，確定最低位數(shù)字輸出D1=0。即經(jīng)過四個轉(zhuǎn)換周期，得到最終四位數(shù)字輸出為1010，完成四位SAR ADC的模數(shù)轉(zhuǎn)換功能。

SAR ADC的工作原理較為簡單，實現(xiàn)方法有很多種，按照DAC單元電路的區(qū)別，可主要分為電壓定標型、電荷定標型和電流定標型三種。其中電荷定標型采用二進制電容進行電荷轉(zhuǎn)移，配合開關邏輯完成二進制算法。此結構可將采樣保持電路與DAC電路融為一體，降低設計難度、節(jié)省芯片面積;而且，在現(xiàn)有工藝下電容的匹配精度更高，更易實現(xiàn)較高精度轉(zhuǎn)換;此外，相比其他種類，電容結構沒有直流通路不存在靜態(tài)功耗，已成為目前應用最多的結構類型，也是本設計采用的DAC類型。

但傳統(tǒng)二進制電容陣列的電容值隨轉(zhuǎn)換位數(shù)的提高呈指數(shù)型上升趨勢，對于本設計所需的12位轉(zhuǎn)換精度，最大電容將達到單位電容的211倍，DAC電容之和為212倍單位電容。這將極大占用芯片面積，并降低整體的轉(zhuǎn)換速率。

為解決該問題，本設計采用分段式電容陣列，該結構由MSB電容陣列與LSB電容陣列通過分段電容Cu級聯(lián)構成，為得到最小的DAC電容陣列，本設計選取面積最優(yōu)的“6+6”分段方案。分段電容值選取為單位電容Cu，分段后MSB與LSB電容陣列中最大值均為25Cu，DAC電容之和近似為27Cu，相比傳統(tǒng)二進制電容陣列縮小了32倍，大幅降低了實現(xiàn)所需的芯片面積。

為了消除分段電容的整數(shù)取值帶來的匹配性問題，本設計采用改進型的采樣方法，改進后的DAC分段電容陣列如圖3所示 [11]。信號通路只接入MSB分段與一倍單位電容的冗余電容Cdummy，使得分段電容不參與信號的采樣過程，從而避免因分段電容的取值誤差而引入的采樣誤差。

SAR ADC的工作過程中需要共模參考電壓VCM的參與，因此需要提供一個足夠穩(wěn)定且具備足夠驅(qū)動能力的共模電平。常規(guī)方法是將ADC外部偏置的直流電平接入內(nèi)置緩沖器和尺寸較大的存儲電容以保證驅(qū)動能力和電平的穩(wěn)定性。但該方法對緩沖器的驅(qū)動能力和存儲電容的尺寸要求較高，對芯片的面積和功耗都有所影響。為避免這一問題，簡化電路復雜程度，根據(jù)您參考文[12]，本文對VCM的產(chǎn)生方法做出改進，改進前后的SAR ADC電路結構如圖4所示。其中左側圖為常規(guī)產(chǎn)生共模參考電壓的電路結構，右側圖為改進后的簡化電路結構。

該結構利用開關動作來代替差分緩沖器以實現(xiàn)共模電平VCM的提供。具體的工作過程如下：

在采樣相位前，添有一個放電相位，開關S3閉合使電容兩側極板短接，泄放掉前一周期殘余的存儲電荷以得到較為理想的采樣相位初始狀態(tài);在采樣相位，采樣開關S2，共模開關S1閉合，采樣電容開始采樣輸入信號。由于差分結構兩端電容完全對稱，平分采樣電荷，則完成采樣后電容右側極板充電至（VIP-VIN）/2。比較器輸入端電壓為（VIP-VIN）/2。對于共模電平為VCM的差分輸入信號，該電壓即可等效為所需的VCM，以供在比較相位完成比較功能。

在電路仿真過程中，會發(fā)現(xiàn)不同周期產(chǎn)生的等效共模電平數(shù)值稍有不同，呈現(xiàn)周期性波動狀態(tài)，但與VCM理論值極為接近。并且每一周期的等效VCM都可視為當前周期信號的絕對共模，即便輸入信號發(fā)生共模偏移，使用該結構也能夠正確完成比較。此方法消除了SAR ADC 中緩沖器和存儲電容的需要，使得SAR ADC結構除中比較器再無額外的有源器件，功耗和面積都得到了降低。

考慮到寄生電容的存在，可能會導致DAC中開關的建立時間稍有不同，一些開關比另一些狀態(tài)建立的更快。當輸入為至軌電壓時，開關管源襯兩端反接會導致電荷注入效應的加劇，使得采樣電壓出現(xiàn)誤差，這種現(xiàn)象如圖5（a）所示。解決該問題常規(guī)的方法是比較器輸入端連接較大電容，但這種方法毫無疑問會增加額外面積。在本文中，對采樣時鐘作延遲處理，令權重最高位開關晚于其余各位開關導通，使得近軌輸入電壓的采樣誤差問題得到解決，改進后的逼近效果如圖5（b）所示[13]。

2 電路設計

本文所設計的全差分SAR ADC整體電路結構如圖6所示。主要包括下極板采樣的12位DAC，高速高精度比較器和逐次逼近邏輯電路。信號Autozero控制每一次采樣前完成對電容極板殘余電荷的清零;IN控制輸入信號進入采樣電容陣列以及共模電平的生成;A為采樣相位;Ad為采樣信號A的延遲信號，B為逐次逼近比較相位。

DAC單位電容的容值選取取決于電容失配（mismatch），采樣電路KT/C噪聲和芯片面積3個方面，其中電容失配，KT/C噪聲與電容大小成反比關系，決定電容取值的下限，芯片面積決定電容取值的上限。

為保證采樣噪聲不是影響ADC轉(zhuǎn)換精度的主要因素，要求采樣噪聲小于量化噪聲，對于12位的SAR ADC來說，量化噪聲為

δ2（e）=LSB212=（Vref212-1）2/12（1）

則有：

KTCS≤δ2（e）（2）

考慮電容失配時，引入12位DAC的微分非線性方差[6][14]：

δ2DNL≈218（σ0C0）2LSB2（3）

一般要求：

3δ<12LSB（4）

本設計所選0.35μm BCD低壓工藝中提供兩種標準電容工藝MIP和PIP。查閱工藝參數(shù)文件，可知MIP的單位面積電容密度更高，失配率更低，故選擇MIP型電容。綜合以上分析，本設計選擇面積為400μm2，電容值為267fF的MIP電容作為SAR ADC中DAC的單位電容，采樣電容總大小為17pF，DAC中電容總面積約為0.1mm2。

對于比較器的電路實現(xiàn)，本文選擇預放大與動態(tài)鎖存比較器級聯(lián)的高速高精度比較器方案。預放大器將輸入信號放大至鎖存比較器能夠有效識別的幅值后，動態(tài)鎖存比較器通過正反饋將信號迅速放大至能被數(shù)字電路有效識別的幅度，這種高速高精度比較器結合了開環(huán)放大器的負指數(shù)響應特性和鎖存比較器的正指數(shù)響應特性，如圖7所示。前置開環(huán)放大器在t1時間內(nèi)將輸入信號VOL放大到可以能夠被動態(tài)比較器識別的VX，動態(tài)比較器在t2時間內(nèi)VX正反饋到至軌電壓VOH以被數(shù)字信號所識別，整個比較過程的時間為t1+t2，該時間小于單獨使用開環(huán)放大器或鎖存比較器需要的時間。

比較器整體電路結構如圖8所示。由預放大器與鎖存比較器級聯(lián)構成。其中預放大器的增益由動態(tài)比較器的失調(diào)電壓VOS和比較器整體精度所決定。一般動態(tài)比較器的失調(diào)電壓約為幾十毫伏，此處設定VOS為100mV，12位ADC能夠產(chǎn)生的最小比較信號為1/212Vref。為保證Latch比較器的比較結果不受失調(diào)電壓影響，選取預放大倍數(shù)為200，為后續(xù)設計預留余量。預放大器需要在鎖存比較器之前完成信號的穩(wěn)定放大，則要求其帶寬要遠大于比較器的時鐘頻率。對于開環(huán)放大器來所，為獲取較大帶寬則需要單極增益較小，最終選擇3級預放大方案，并采用失調(diào)存儲結構，利用電容存儲各級比較器存在的失調(diào)電壓，提高整體比較精度 [15]。

預放大器的電路圖如圖9所示。M1，M2為NMOS輸入管，M5，M6為二極管連接的PMOS負載管。引入負載管M7，M8形成正反饋連接，額外提高增益，為保證運放仍能維持穩(wěn)定狀態(tài)，M7，M8的寬長比應該小于 M5、M6，否則構成強正反饋，無法建立穩(wěn)定工作狀態(tài)。為抑制回踢噪聲通過寄生電容從輸出端耦合回運放輸入端影響比較結果，層疊cascode管M3，M4以用作隔離 [16]。

該結構的直流增益為

AV≈gm1gm5-gm7+1ro1（5）

單位增益帶寬為

GBW=AV·P1=gm1CL（6）

對各運放電路進行交流仿真，得到其幅頻特性如下：第一級直流增益為6.8dB，單位增益帶寬為114MHz，相位裕度為115°。二、三級直流增益為20.6dB，單位增益帶寬為110MHz，相位裕度為87°。三級增益之和為251，帶寬遠高于鎖存比較器時鐘頻率，滿足預放大電路設計要求。

鎖存比較器可以分為兩部分：動態(tài)再生比較器與RS鎖存器。圖10為Latch比較器整體電路結構，中間部分為帶控制信號的動態(tài)再生比較器，兩側電路共同組成RS鎖存器。其中晶體管PM0為比較器作為電流源，PM1，PM2為差分輸入端，PM3，NM1，NM2，NM5受控制信號clk控制，PM4，PM5與NM3，NM4構成反相器首尾相連的正反饋結構。當控制信號clk為高電平時為采樣相位，反饋環(huán)路被短路，輸入信號進入正反饋兩端，完成信號差值的采集功能。clk為低電平時為比較相位，輸入端關斷，反饋環(huán)路開始工作，前半周期采集的信號差被正反饋不斷放大到至軌電壓，完成比較功能。

由于采樣相位動態(tài)比較器處于偏置狀態(tài)并未進行比較，輸出端不能表示比較結果，因此需要接入RS鎖存器，將上一周期比較相位的輸出結果額外鎖存半個周期以掩蓋采樣相位的輸出電壓，直到產(chǎn)生新的比較結果。因此此種結構的動態(tài)再生比較器的輸出與輸入間存在半個控制周期的延遲。

為降低比較器靜態(tài)功耗，盡量降低電流源PM0提供的靜態(tài)電流。增大輸入管尺寸有助于提高比較器的比較精度。鐘控管PM3，NM1，NM2，NM5尺寸盡量縮小，以減弱在導通關斷過程中的電荷注入和時鐘饋通效應對比較器的精度的影響。

對比較器整體電路進行瞬態(tài)仿真，輸入幅度為2mV，頻率為1MHz的正弦信號，與共模信號作比較。時鐘控制信號頻率為20MHz，占空比為50%。仿真結果如圖11所示。對于該輸入信號能夠完成準確比較，滿足系統(tǒng)設計需求。

SAR ADC中的SAR 邏輯部分所處理的信號為數(shù)字信號，在電路結構的選擇上以簡單易實現(xiàn)，可靠性強為原則。本設計選用目前使用最廣泛的一種結構，如圖12所示。

該結構是最早出現(xiàn)的逐次逼近邏輯電路，利用兩層帶有復位和置位端口的D觸發(fā)器構成12位移位寄存器。其中上層D觸發(fā)器實現(xiàn)移位功能，下層實現(xiàn)寄存功能輸出12位數(shù)字結果D12～D1。電路輸入端中，CLK為時鐘信號，COMP為比較器輸出信號;RESET為邏輯復位信號，低電平有效;SET為邏輯置位信號，低電平有效;輸出端D12至D1作為SAR ADC 整體輸出的12位并行數(shù)字輸出信號。移位寄存功能如圖13所示。圖中令比較結果一直為零，能夠更直觀地觀察到移位的動作。

3 仿真驗證

確定整體電路結構后，采用0.35μm BCD低壓工藝，實現(xiàn)上述SAR ADC的整體電路設計工作，并完成版圖設計工作如圖14所示。整體電路采用5V單電源供電，版圖面積為1.5mm2。

首先對SAR ADC進行瞬態(tài)仿真，過采樣情況下的仿真結果如圖15所示。其中平滑曲線為SAR ADC的輸入模擬信號，折線為經(jīng)過模數(shù)轉(zhuǎn)換得到的數(shù)字信號還原回的模擬電平?？梢钥闯鲈揝AR ADC的轉(zhuǎn)換結果能夠完成對輸入正弦信號的正確跟隨，輸出與輸入之間相隔一個轉(zhuǎn)換周期。

設置輸入模擬正弦信號頻率為135kHz，帶寬為500kHz，采樣時鐘頻率為1MHz，使得SAR ADC處于奈奎斯特采樣頻率進行瞬態(tài)仿真，在該條件下將ADC的轉(zhuǎn)換數(shù)字結果還原回模擬電平后每個轉(zhuǎn)換周期采樣一點，對瞬態(tài)仿真得到的數(shù)字碼流進行FFT變換，得到輸出結果的頻率響應如圖16所示。

噪底為-110dB，信號帶寬范圍內(nèi)信噪比為67.86dB，有效位數(shù)達到10.98位，符合設計預期。在5V的單電源供電電壓下，整體平均功耗僅為5.75mW，滿足系統(tǒng)設計要求。

4 結 論

本文設計了全差分結構的12位電荷重分配式SAR ADC，DAC部分采用下極板采樣技術，選取“6+6”分段方案，以獲取較小電容面積;只有MSB段電容參與采樣以避免分段電容帶來的采樣精度誤差;采用改進的開關切換方案消除了外接VCM與緩沖器的需要;優(yōu)化反饋時序以消除電荷泄露帶來的轉(zhuǎn)換誤差。比較器部分采用開環(huán)預防大器與動態(tài)鎖存比較器級聯(lián)模式，采用IOS與OOS兩種失調(diào)消除技術消除比較器本身引入的失調(diào)電壓。仿真結果顯示，對于頻率為500kHz的差分正弦輸入信號，該SAR ADC在1MHz的奈奎斯特采樣頻率下，信號帶寬內(nèi)信噪比為67.86dB，有效位數(shù)為10.98位，電路整體功耗為5.75mW，整體版圖面積為1.5mm2，滿足電路設計指標，符合磁傳感器中模數(shù)轉(zhuǎn)換器的應用要求。

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（編輯：溫澤宇）

收稿日期： 2020-01-15

基金項目： 國家自然科學基金（51502063）.

作者簡介：

崔天寶（1994—），男，碩士研究生.

通信作者：

梅金碩（1981—），女，博士，副教授，碩士研究生導師，E-mail：meijinshuo@126.com.