姚茂群，馮杰，王竹萍

（杭州師范大學信息科學與工程學院,浙江杭州311121）

0 引言

共振隧穿二極管（resonant tunneling diode，RTD）是一種較成熟的非線性量子器件[1-2]，具有負內阻（negative differential resistance，NDR）、開關轉換速度快、低壓低功耗、工作頻率高等優(yōu)點[3-4]，且在數字電路設計中，使用器件數量更少。因此，RTD 具有很好的研究價值及應用前景[5-6]。MOBILE（MOno-stable BI-stable transition logic element，單雙穩(wěn)態(tài)轉換邏輯單元）是基于RTD 設計電路時的一個重要邏輯單元[7-8]。MOBILE可以由2個或多個RTD 串聯(lián)而成[9-11]，其偏置電壓為時鐘信號，且MOBILE 在偏置電壓為上升沿時工作。當偏置電壓處于上升沿時，MOBILE中波峰電流最小的RTD 先進入負阻區(qū)，且該RTD 從低阻態(tài)變化到高阻態(tài)。當偏置電壓為高電平時，MOBILE 能夠保持輸出不變。為了能有效控制MOBILE的輸出，通常需要加入輸入分支，如 RTD和HFET（heterojunction field-effect transistor，異質結場效應晶體管）的串聯(lián)結構[10]。MOBILE 不僅充分發(fā)揮了RTD的NDR和快速開關轉換特性，而且使得電路具有雙穩(wěn)態(tài)和自鎖特性[9]。相比布爾邏輯，MOBILE 更適合設計閾值邏輯電路[11-13]。

三變量函數一共有256個，其中閾值函數104個，非閾值函數可以轉化成幾個閾值函數的相或[14]，而由MOBILE 構成的閾值邏輯電路能實現三變量閾值函數，故該電路可以實現所有的三變量函數，但需要根據每個閾值函數的權值和閾值重新設計電路，電路設計過程復雜，缺乏通用性[15-16]。有關文獻已設計了基于RTD 通用的三變量閾值邏輯門，但因在閾值或者正負權值的選取上不恰當，導致電路功耗增加、面積增大、成本上升[19-20]。本文結合MOBILE的特點，全面分析了三變量特征閾值函數和具有代表性的三變量閾值函數，設計了2種性能更好的三變量通用門電路。

1 理論基礎

1.1 閾值邏輯

如果函數f(x1～xn)滿足：存在一個稱為權值的函數w1,w2,...wn的集合和一個閾值的數，當且僅當

則稱該函數為閾值函數[18]，簡記為f=〈ω1x1+ω2x2+…+ωn xn〉T，式中乘法及求和運算均為算術運算，其中xi∈{0,1}。對于一個變量輸入，單變量輸出的二值門電路，若存在一組權值w1,w2,…,wn和一個閾值T，使得該門電路輸入輸出關系可以用式（1）表示，則稱該門電路為閾值邏輯門（threshold gates，TG）[17-18]。多個閾值邏輯門可以實現任意邏輯函數[18]。

基于MOBILE的RTD 閾值邏輯電路如圖1所示[11]。由RTD和HFET的串聯(lián)結構作為輸入分支，控制MOBILE的輸出，Vclk為時鐘電壓，wp0～wpn和wq0～wqn為RTD 面 積，xp1～xpn和xq1～xqn為輸入變量（高電平為邏輯1，低電平為邏輯0），記與RTD 負載管并聯(lián)的區(qū)域為NDR1，與RTD 驅動管并聯(lián)的區(qū)域為NDR2。由于當RTD 電流密度一定時，RTD的面積與其波峰電流成正比，且HFET的作用類似一個開關，當柵極輸入高電平時，HFET 導通；當柵極輸入低電平時，HFET 截止。

式（2）表示的正是閾值函數，且NDR1 區(qū)域中，輸入變量的權值全為正，NDR2 區(qū)域中，輸入變量的權值全為負，閾值表示向上取整。

圖1 由MOBILE 構成的閾值邏輯電路Fig.1 Threshold logic circuit composed of MOBILE

1.2 譜技術

譜技術是一種數學變換方法。通過轉換矩陣將傳統(tǒng)布爾域{0,1}變換到譜域{1,-1}，轉換過程中無任何信息損失[18]。一個n變量函數f(x1～xn)有2n個不同的輸入，對應2n個輸出。定義輸出向量Y=(f(+1,+1,…,+1),f(+1,+1,…,-1),…，f(-1，-1，…，-1))Τ，n階Rademacher-Walsh譜域變換矩陣記為Tn，譜 系數向 量[r0r1...rn r12...r1...n]T記為R，則[18]

其中，r0為零次譜系數，ri為一次譜系數，rij為高次譜系數，譜系數為-2n～2n中的任意偶數，三階Rademacher-Walsh 譜域變換矩陣為[18]

利用譜技術，不僅可以對函數進行分類，也可以判斷其是否為閾值函數[18]。以三變量函數為例，通過將譜系數按絕對值從大到小排列，一共可分為3類，見表1。其中，|ri|表示零次及一次譜系數，|rij|表示二次譜系數。若最大值譜系數的絕對值8 或6出現在零次及一次譜系數上，或者零次及一次譜系數的絕對值出現3個4，則該三變量函數為閾值函數。三變量閾值函數的譜系數與權值的對照表如表2所示。表2中，閾值函數的|ri|按絕對值從大到小排列，對應的權值和閾值可以通過表2中的|ai|得到。

權值wi=ai，且ai極性與對應的ri相同；閾值T可由下式得到：

表1 三變量函數按譜數系數分類Table1 Classification of three-variable function according to spectral coefficients

表2 三變量閾值函數的譜系數與權值對照表Table2 Look-up table about spectral coefficients and weights of three-variable threshold function

2 已有的工作

對于n變量的閾值函數，若其權值w1～wn全部大于等于0，且從大到小排列，即wi≥wj≥0，0

文獻[20]選取權值為2，1，1的3個正權值輸入端、權值為－2，－1，－1的3個負權值輸入端和閾值為1的閾值邏輯電路作為三變量通用閾值邏輯門。如圖3所示，通過不同的輸入連接可實現所有的三變量閾值函數，其中c1～c6為6個輸入端。

文獻[19]設計的三變量特征閾值門非常簡單，但其只考慮通過正權值輸入端取高電平來改變電路的閾值，未考慮負權值輸入端，導致電路選取的閾值較大。文獻[20]設計的三變量通用閾值邏輯門對輸入端權值的選取、正輸入端數和負輸入端數都很恰當，但對閾值的選取略顯不足。

本文將分別研究三變量特征閾值函數及三變量通用閾值函數的譜系數，通過全面分析以上各簡單可行的設計方案，設計出性能較好的三變量特征閾值邏輯門及三變量通用閾值邏輯門。

圖2 文獻[19]中的三變量特征閾值邏輯門Fig.2 Three-variable characteristic threshold logic gate in[19]

圖3 文獻[20]中的三變量通用閾值邏輯門Fig.3 Three-variable universal threshold logic gate in[20]

3 三變量特征閾值邏輯門及三變量通用閾值邏輯門設計

3.1 三變量特征閾值邏輯門設計

三變量函數一共有10個特征閾值函數，如表3所示。其中，零次及一次譜系數|ri|按絕對值從大到小排列。由于設計的是三變量特征閾值邏輯門，閾值邏輯電路的正權值輸入端至少需要3個。表3中的權值為w1～w3，當閾值函數權值為2時，若閾值邏輯電路的正權值輸入端權值只可取1，則可以通過2個正權值輸入端輸入相同變量解決；當閾值函數3個變量權值分別為1，1，1時，若閾值邏輯電路的正權值輸入端權值只有3個，且為2，1，1，則可以通過負權值為－1的輸入端輸入相應變量解決；若閾值函數的閾值比閾值邏輯電路的大，則可通過權值為－1的負權值輸入端取高電平解決；若閾值函數的閾值比閾值邏輯電路的小，則可通過權值為1的正權值輸入端取高電平解決。因此，閾值邏輯電路的3個正權值輸入端可分別取2，1，1 或1，1，1。又根據表3的閾值T，閾值邏輯電路的閾值可取0，1，2，3。當閾值邏輯電路的3個正權值輸入端取2，1，1和1，1，1時，所需的正、負輸入端數目分別如表4和表5所示，其中，P表示正權值輸入端數，Q表示負權值輸入端數，Z表示總輸入端數。從表4和表5中可以看出，所需的總輸入端數為5的有3個，分別為表4中閾值邏輯電路的閾值取2時和表5中閾值邏輯電路的閾值取2，3時，其余所需的總輸入端數均超過5。由于輸入端數的增加會使電路變復雜，故只考慮輸入端數為5的3種情況。又由于當正權值輸入端的權值取2時，所需的RTD 面積比權值取1時增加1倍，電路的功耗也相應增加，故表4中閾值取2的情況也不考慮。表5中閾值取3時即為文獻[19]設計的三變量特征閾值邏輯門，若閾值選取太大，則會導致需要的RTD 面積增大，增加了電路的面積及功耗。因此，本文設計的三變量特征閾值邏輯門為表5中閾值取2的閾值邏輯電路，對應的電路圖及電路符號如圖4所示。表3中的c1～c5表示本文設計的三變量特征閾值邏輯門對于三變量特征閾值函數輸入端的連接情況。

表3 三變量特征閾值函數Table3 Three variable characteristic threshold functions

表4 正權值為2，1，1時的正、負權值輸入端數Table4 Number of positive and negative weight inputs when positive weights are 2，1，1

表5 正權值為1，1，1時的正、負權值輸入端數Table5 Number of positive and negative weight inputs when positive weights are 2，1，1

3.2 三變量通用閾值邏輯門設計

所有三變量閾值函數經零次及一次譜系數變換，按絕對值從大到小可分為3類，若譜系數極性及對應的變量順序不同，則三變量閾值函數就不同，需列出所有的三變量閾值函數。所有可能的三變量閾值函數共34個，如表6所示。

圖4 所設計的三變量特征閾值邏輯門及其電路符號圖Fig.4 Three-variable characteristic threshold logic gate designed and its circuit symbol

其他閾值函數可通過變量間的互換得到。由于表6中閾值函數的權值w1～w3出現了2，1，1和－2，－1，－1，一種簡單想法是：閾值邏輯電路的正、負權值輸入端都設計為4個，權值分別為1，1，1，1和－1，－1，－1，－1，且閾值為1，并將該電路作為三變量通用閾值邏輯門，見圖5。

圖5 一般的三變量通用閾值邏輯門Fig.5 General three-variable universal threshold logic gate

然而這種三變量通用閾值邏輯門沒有考慮閾值函數的權值2和－2，使得電路輸入端數較多。因此，最簡單的閾值邏輯電路應該是3個正權值為2，1，1的輸入端和3個負權值為－2，－1，－1的輸入端，一共6個輸入端。又由于表6中的函數閾值T在－2到3之間變化，若閾值邏輯電路的閾值取－2、－1，2，3，會因輸入端數不夠，無法實現某些閾值函數，如閾值取－1，則表6中編號為5的閾值函數無法實現。因此，選擇0和1 作為其閾值。當閾值邏輯電路的正、負權值輸入端個數都為3，且權值分別為2，1，1和―2，－1，－1時，若取電路閾值T分別為0和1，則所需的正、負輸入端數目如表7所示。其中，P表示正權值輸入端數，Q表示負權值輸入端數，Z表示總輸入端數。從表7中可以看出，無論閾值邏輯電路的閾值T取0 還是1，均能實現所有的三變量閾值函數。文獻[20]設計的三變量通用閾值邏輯門正是表7中閾值為1的電路，但若閾值取為0，則可減少所需的RTD 面積，從而一定程度降低成本和功耗。故本文設計的三變量通用閾值邏輯門為

表6 三變量閾值函數Table6 Three-variable threshold functions

圖6 所設計的三變量通用閾值邏輯門及其電路符號圖Fig.6 Three-variable universal threshold logic gate designed and its circuit symbol

表7 當閾值T為0和1時的正負輸入端數Table7 Number of positive and negative inputs when the threshold T is 0 and 1

4 仿真及分析

通過HSPICE 進行仿真，采用文獻[4]中介紹的RTD模型，其中RTD 波峰電壓為0.28 V，波峰電流密度為9 kA·cm-2，電容為4 fF·μm-2，單位面積A為2 μm2，與RTD 負載管并聯(lián)的HFET 采用耗盡型晶體管，與RTD 驅動管并聯(lián)的HFET 采用增強型晶體管，閾值電壓分別為－0.1 V和0.4 V，偏置電壓Vclk采用時鐘電平，幅值0.8 V，頻率1 GHz，輸入信號高電平取0.8 V，低電平取0 V。下面通過2個三變量函數進行仿真。

表8 輸入端接法Table8 Connection method of input terminal

4.1 函數f1(x1，x2，x3)=x1+x2 x3

首先計算該函數的譜系數。由式（3）可得：r0，r1，r2，r3，r12，r13，r23，r123分別為－2，6，2，2，2，2，－2，－2。由表2可得函數的閾值邏輯表達式為f1(x1,x2,x3)=2x1+x2+x32。由表3，其對應的由三變量特征閾值邏輯門實現的電路如圖7（a）所示。由表8，其對應的由三變量通用閾值邏輯門實現的電路如圖7（b）所示。對圖7電路進行HSPICE 仿真，仿真結果如圖8所示，其中f1'表示由三變量特征閾值邏輯門實現的電路仿真結果，f1''表示由三變量通用閾值邏輯門實現的電路仿真結果。從圖8中可以看出，本文設計的三變量特征閾值邏輯門和三變量通用閾值邏輯門都能實現正確的邏輯功能。

4.2 函數

按照函數f1求閾值函數表達式的方法，可得f2(x1,x2,x3)=〈2x1+x2-x31〉，由于函數f2不是特征閾值函數，根據閾值函數性質：

圖7 函數f1 實現電路Fig.7 Circuit for realizing function f1

圖8 圖7電路的HSPICE 仿真Fig.8 HSPICE simulation of the circuit in figure 7

因此，根據表3，其對應的由三變量特征閾值邏輯門實現的電路如圖9（a）所示。根據表8，其對應的由三變量通用閾值邏輯門實現的電路如圖9（b）所示。對圖9電路進行HSPICE 仿真，仿真結果如圖10所示，其中f2'表示由三變量特征閾值邏輯門實現的電路仿真結果，f2''表示由三變量通用閾值邏輯門實現的電路仿真結果。從圖10中可以看出，本文設計的三變量特征閾值邏輯門和三變量通用閾值邏輯門均能實現正確的邏輯功能。

圖9 f2 實現函數電路Fig.9 Circuit for realizing function f2

圖10 圖9電路的HSPICE 仿真Fig.10 HSPICE simulation of the circuit in figure 9

對三變量特征閾值邏輯門及通用閾值邏輯門的功耗進行了測試，并與文獻[19]中的三變量特征閾值邏輯門和文獻[20]中的三變量通用閾值邏輯門進行了比較，結果如表9和表10 所示。表9中，Z1和Z2分別表示在采用文獻[19]和本文設計的三變量特征閾值邏輯門時除輸入0 電平外的其他輸入端總數，表10中，Z3和Z4分別表示 在采用文獻[20]和本文設計的三變量通用閾值邏輯門時除輸入0 電平外的其他輸入端總數。從表9中可以看出，對于三變量特征閾值邏輯門，三變量特征閾值函數中Z1Z2，本文列舉了編號8和9的函數，且本文設計的電路功耗比文獻[19]中的小了很多。同理，從表10中可以看出，對于三變量通用閾值邏輯門，三變量閾值函數中，Z3Z4的有13個。本文列舉了6個，分別為Z3Z4的32和21。當Z3Z4時，本文設計的電路功耗較文獻[20]中的小了很多；當Z3=Z4時，本文設計的電路與文獻[20]中的電路兩者功耗大小要視具體電路情況，但當本文中的電路功耗大時，則相差不大，當本文中的電路功耗小時，則要小很多。因此，本文設計的三變量特征閾值邏輯門及通用閾值邏輯門都能有效降低電路功耗；另外，在電路面積上，亦均較文獻[19-20]減少了1A，成本也有降低。

表9 三變量特征閾值邏輯門功耗比較Table9 Power consumption comparison of three-variable characteristic threshold logic gate

表10 三變量通用閾值邏輯門功耗比較Table10 Power consumption comparison of three-variable universal threshold logic gate

5 總 結

通過譜技術及閾值邏輯電路，設計了一種新型的基于RTD的三變量特征閾值邏輯門及三變量通用閾值邏輯門。通過2個具體函數的HSPICE 仿真，證明了電路邏輯功能的正確性。在功耗測試中，有針對性地測試了幾組閾值函數，測試結果表明，相比文獻[19-20]，本文設計的電路能有效降低電路功耗，電路面積和成本也得到了降低。本文使用由RTD 組成的MOBILE 來設計閾值邏輯電路，不僅因為RTD 作為量子器件較傳統(tǒng)CMOS 工作頻率高、功耗低，而且通過改變MOBILE的輸入分支,能很方便地設計出閾值邏輯電路。當然，本文設計的三變量特征閾值邏輯門及三變量通用閾值邏輯門也可由其他器件組成。