范舒顏

（南京工業(yè)大學(xué)，南京 210000）

在學(xué)生參與硬件實(shí)驗(yàn)操作過(guò)程中，一般借助實(shí)驗(yàn)箱連線這一方式，完成對(duì)電路功能的測(cè)試及驗(yàn)證[1]。但是由于存在學(xué)生實(shí)驗(yàn)中的誤操作，以及線路連接錯(cuò)誤所致?lián)p壞芯片等多種情況，再加上傳統(tǒng)實(shí)驗(yàn)的過(guò)于枯燥單一，導(dǎo)致無(wú)法提高學(xué)生的實(shí)驗(yàn)分析及功能設(shè)計(jì)能力。QuartusII作為綜合性CPLD/FPGA軟件，能夠?qū)崿F(xiàn)VHDL、原理圖以及AHDL和VerilogHDL不同輸入形式，且基于設(shè)計(jì)輸入至配置硬件完成完整的PLD設(shè)計(jì)流程[2]。對(duì)此本次研究探索基于QuartusII的數(shù)字邏輯電路功能設(shè)計(jì)。

1 QuartusII軟件簡(jiǎn)述

QuartusII作為綜合性CPLD/FPGA軟件，由Altera公司研發(fā)生成，采用了層次結(jié)構(gòu)法實(shí)現(xiàn)對(duì)電路描述，提供了電路功能設(shè)計(jì)結(jié)構(gòu)無(wú)關(guān)的集成開(kāi)發(fā)環(huán)境，并具備了電路仿真的完備工具，包括功能仿真及時(shí)序邏輯仿真[3]。且具備了全部數(shù)字邏輯電路功能設(shè)計(jì)這一特性，在設(shè)計(jì)數(shù)字邏輯電路功能過(guò)程中，主要包括五大組成：新建工程項(xiàng)目、完成對(duì)文件源程序的編輯、對(duì)綜合設(shè)計(jì)文件的編輯、模擬仿真以及元件符號(hào)生成。QuartusII作為綜合性CPLD/FPGA軟件，在運(yùn)用過(guò)程中極為簡(jiǎn)便，除了無(wú)法支持少數(shù)實(shí)驗(yàn)此外，幾乎可以對(duì)所有數(shù)字邏輯電路實(shí)驗(yàn)支持[4]。因此在展開(kāi)對(duì)數(shù)字邏輯電路功能設(shè)計(jì)實(shí)驗(yàn)研究中，可以直接運(yùn)用QuartusII，依據(jù)其電路原理輸入功能及仿真實(shí)驗(yàn)功能，完成對(duì)數(shù)字邏輯電路的功能仿真。因此本次研究提出基于QuartusII的數(shù)字邏輯電路功能設(shè)計(jì)，可以改變傳統(tǒng)電路設(shè)計(jì)實(shí)驗(yàn)的單一，滿足對(duì)數(shù)字邏輯電路功能設(shè)計(jì)的仿真驗(yàn)證需求。

2 功能設(shè)計(jì)方法

2.1 模型分析

全加器作為對(duì)一位二進(jìn)制總和完成計(jì)算的電路，包含了多種不同的設(shè)計(jì)方法，本文采用最為簡(jiǎn)單的邏輯表達(dá)式完成，對(duì)全加器獨(dú)立元件符號(hào)的表達(dá)，用于四位串行加法器設(shè)計(jì)。為了進(jìn)一步提升全加器設(shè)計(jì)便捷性，結(jié)合（見(jiàn)表1）全加器的真值表，畫出本次研究的輸出本位、S及高位進(jìn)位 卡諾圖（見(jiàn)圖1、2）。

表1 全加器真值表

圖1 本位及卡諾圖

圖2 想高位進(jìn)位卡諾圖

根據(jù)上圖可以得出全加器的輸出端最簡(jiǎn)表達(dá)式，以及非邏輯表達(dá)式如下：

2.2 仿真設(shè)計(jì)

通過(guò)為本次數(shù)字邏輯電路功能設(shè)計(jì)，構(gòu)建工作庫(kù)專用文件夾，在文件夾中新建一個(gè)未完成的工程項(xiàng)目，對(duì)該工程項(xiàng)目拓展名設(shè)置為“.bdf”文件。本文根據(jù)如上部分分析所得的全加器的輸出端最簡(jiǎn)表達(dá)式，以及非邏輯表達(dá)式，參照公式（1）具體要求，完成邏輯電路單元模塊的逐一輸入，具體包括非門模塊、兩輸入與門模塊、三輸入與門模塊、三輸入或非門模塊、四輸入或非門模塊，針對(duì)不同模塊借助信號(hào)線完成彼此連接之后，即可得到原理模型圖設(shè)計(jì)。之后借助QuartusII編譯器統(tǒng)一完成，檢查本次邏輯電路功能設(shè)計(jì)的邏輯是否一致及是否完整。經(jīng)過(guò)綜合邏輯之后仿真測(cè)試所輸入的原理圖，對(duì)該原理是否達(dá)到電路功能的設(shè)計(jì)需求加以驗(yàn)證，仿真圖（見(jiàn)圖3）。

圖3 仿真波形示意圖

通過(guò)對(duì)最終仿真結(jié)果分析發(fā)現(xiàn)電路功能設(shè)計(jì)邏輯無(wú)誤，封裝本次設(shè)計(jì)電路生成元件符號(hào)，以便能夠基于原理圖編輯器實(shí)現(xiàn)功能設(shè)計(jì)過(guò)程中有效調(diào)用。經(jīng)過(guò)封裝生成的元件符號(hào)（見(jiàn)圖4）。之后借助元件符號(hào)完成對(duì)串行四位加法器的設(shè)計(jì)，驗(yàn)證本次設(shè)計(jì)的基于QuartusII編譯器的數(shù)字邏輯電路功能設(shè)計(jì)，最終得出的輸出波形圖（見(jiàn)圖5）。證實(shí)QuartusII軟件設(shè)計(jì)，能夠達(dá)到較好的設(shè)計(jì)性能，且仿真結(jié)果符合預(yù)期，具備較強(qiáng)的可移植性，減少了資源占用量。不僅如此還有效提升了數(shù)字邏輯電路功能設(shè)計(jì)的整體質(zhì)量及靈活性，對(duì)設(shè)計(jì)進(jìn)程及效率有效加快。

圖4 封裝生成的元件符號(hào)

圖5 仿真輸出波形圖

3 結(jié)束語(yǔ)

在本次研究中通過(guò)探索基于QuartusII的數(shù)字邏輯電路功能設(shè)計(jì)。利用QuartusII原理圖及硬件描述語(yǔ)言VHDL，仿真設(shè)計(jì)本次研究的數(shù)字邏輯電路功能，仿真結(jié)果證實(shí)QuartusII軟件設(shè)計(jì)，能夠達(dá)到較好的設(shè)計(jì)性能，且仿真結(jié)果符合預(yù)期，具備較強(qiáng)的可移植性，減少了資源占用量。不僅如此還有效提升了數(shù)字邏輯電路功能設(shè)計(jì)的整體質(zhì)量及靈活性，對(duì)設(shè)計(jì)進(jìn)程及效率有效加快。