任勇峰，姜喜洋，焦新泉，賈興中

(中北大學(xué)，電子測試技術(shù)重點實驗室，儀器科學(xué)與動態(tài)測試教育部重點實驗室，山西太原 030051)

0 引言

隨著電子科技的高速發(fā)展，信號源作為最基本也是應(yīng)用在通信、雷達、電子對抗及現(xiàn)代化儀器儀表等領(lǐng)域最廣泛的電子儀器之一，其功能也越來越多，從原來的產(chǎn)生單一的正弦波、三角波等標(biāo)準(zhǔn)波形，到現(xiàn)在可以產(chǎn)生任意波形，不僅操作上越來越方便，體積也在不斷變小[1-2]。隨著科學(xué)技術(shù)的不斷進步，對信號源輸出模擬信號的精確度、穩(wěn)定性以及頻率分辨力都有了更高的要求。因而，設(shè)計一個波形穩(wěn)定、性能可靠的信號源就成為迫切的需要。

系統(tǒng)采用FPGA為核心控制器，利用FPGA強大的并行處理能力，多輸出管腳的優(yōu)點結(jié)合選通開關(guān)進行多路切換，實現(xiàn)多達40路的模擬信號輸出，并且根據(jù)需求，可方便地進行擴展。相較于傳統(tǒng)的信號源采用FPGA結(jié)合DDS的模式，本設(shè)計方法更加簡單靈活，可以輸出直流、交流等信號，電壓幅值精度優(yōu)于0.1%，交流信號頻率精度達到0.01%。

1 系統(tǒng)整體方案

系統(tǒng)遵循模塊化、高集成和高可靠性的指導(dǎo)思想開展設(shè)計。整個數(shù)據(jù)采集系統(tǒng)的設(shè)計以FPGA為核心，系統(tǒng)主要包括模擬信號產(chǎn)生模塊、數(shù)據(jù)通信模塊和FPGA邏輯控制模塊3部分組成。信號產(chǎn)生模塊包括D/A轉(zhuǎn)換電路、放大電路、二階低通濾波和多路模擬開關(guān)等。數(shù)據(jù)傳輸模塊由以太網(wǎng)W5300和串口通信RS422構(gòu)成。各模塊在FPGA的控制下共同實現(xiàn)多路模擬信號的輸出，整體設(shè)計如圖1所示。

圖1 整體設(shè)計方案

系統(tǒng)上電復(fù)位后，上位機下發(fā)控制命令、波形參數(shù)等信號，經(jīng)以太網(wǎng)接口傳入中轉(zhuǎn)站背板進行命令解析。背板將解析的命令經(jīng)RS422傳輸至功能板中央控制核心FPGA，其檢測到相應(yīng)的控制命令后，F(xiàn)PGA從寄存器中讀取波形數(shù)據(jù)，產(chǎn)生的數(shù)字量發(fā)送至D/A轉(zhuǎn)換器進行波形重構(gòu)，同時控制模擬開關(guān)的通道選擇，最后經(jīng)放大、濾波等電路完成多路模擬信號的輸出。

2 硬件電路設(shè)計

2.1 模擬信號產(chǎn)生模塊

2.1.1 D/A轉(zhuǎn)換電路設(shè)計

數(shù)模轉(zhuǎn)換作為信號源的核心，其轉(zhuǎn)換精度關(guān)系到系統(tǒng)的整體數(shù)據(jù)精度，決定整個系統(tǒng)是否能夠達到應(yīng)用要求的關(guān)鍵。系統(tǒng)選用14 bit高速高精度D/A轉(zhuǎn)換芯片AD9744實現(xiàn)數(shù)模轉(zhuǎn)換，該芯片輸出2～20 mA 差分電流，轉(zhuǎn)換速率為125 MSPS，輸入信號組織時間2 ns，保持時間1.5 ns，最大功耗為135 mW[3]，通過降低滿量程電流輸出，其功耗可以進一步降低至60 mW左右。同時提供卓越的交流和直流性能，電路連接圖如圖2所示。利用AD818運算放大器實現(xiàn)差分-單端轉(zhuǎn)換，在AD9744配置輸出配置R4、R5電阻，阻值為25 Ω。通過IOUTA和IOUTB產(chǎn)生的差分放大器轉(zhuǎn)換為單端信號。在IOUTA和IOUTB之間添加電容C2，形成低通濾波器的一個真正的極點，能夠防止數(shù)模轉(zhuǎn)換器的高擺動輸出使運算放大器的輸入過載，同時該電容的加入能夠增強運算放大器的失真能力。

圖2 AD9744數(shù)模轉(zhuǎn)換電路

在此電路中，配置的共模抑制一般由電阻匹配決定，采用AD818構(gòu)建差分運算放大器，從而提供部分額外的信號增益。放大器采用雙電源供電，輸出大約為±1 V，對電路參數(shù)多次調(diào)試，考慮到運算放大器的差分增益，選取R2=R3=200 Ω，R7=500 Ω，使用內(nèi)部基準(zhǔn)電壓為1.2 V，理論輸出電壓值得計算公式為

(1)

式中：DAC由輸入的待轉(zhuǎn)換數(shù)據(jù)值來決定；IOUTFS為滿量程輸出電流；N=14。

2.1.2 放大電路設(shè)計

數(shù)模轉(zhuǎn)換芯片輸出電流經(jīng)I/V轉(zhuǎn)換電路后，輸出電壓為±1 V。為滿足小電壓的需求，增強共模抗干擾能力。采用AD818構(gòu)建反相低壓放大電路，同時采用-9～9 V供電，放大倍數(shù)為A=-R63/R61，本設(shè)計實際選取R61=3 kΩ，R63=12 kΩ ，計算放大倍數(shù)A=-4，實際輸出為-4～4 V，電路連接圖如圖3所示。

圖3 反相放大電路圖

為滿足多種高輸出電壓幅值的需求，選取運放芯片OPA454構(gòu)建同相放大電路，同時系統(tǒng)要求最大輸出電壓幅值為34 V，所以采用-45～45 V的電壓供電。電路中R67=1 kΩ，通過更改R68的電阻值，達到輸出多種電壓幅值的目的，電路連接圖如圖4所示。

圖4 同相放大電路

2.1.3 多路模擬開關(guān)

為實現(xiàn)多路模擬信號輸出，同時減少系統(tǒng)的復(fù)雜度，采用多路模擬開關(guān)簡化系統(tǒng)結(jié)構(gòu)。模擬開關(guān)具有切換速率快、功耗小、工作可靠且容易控制等優(yōu)點[4]。為實現(xiàn)通道一對多切換，綜合導(dǎo)通電阻、通道數(shù)量、泄漏電流以及開關(guān)速度等技術(shù)指標(biāo)考慮，選取ADG1208作為模擬開關(guān)芯片，單片模擬開關(guān)電路圖如圖5所示。

ADG1208包括8個單通道和4個差分通道，通過選擇EN使能端的高低以及根據(jù)三位二進制地址線A0、A1、A2的規(guī)定，將8路輸入之一切換到公共輸出，保證同一時刻只有一路模擬信號輸出。導(dǎo)通電阻僅為120 Ω，而極低的導(dǎo)通電阻，能夠減小輸入信號的損失，避免系統(tǒng)精度降低；同時還具有低功耗和高開關(guān)速度特性打開時，每個通道在2個方向上的傳導(dǎo)同樣良好，輸入信號范圍擴展至電源。

圖5 ADG1208電路圖

2.1.4 調(diào)理電路設(shè)計

為減少模擬開關(guān)輸出信號存在減弱趨勢對系統(tǒng)造成不利影響，設(shè)計時應(yīng)在模擬開關(guān)后端添加跟隨電路以保證其驅(qū)動能力，使得開關(guān)輸出的信號得以保持，提高帶負(fù)載能力，便于后續(xù)繼續(xù)對信號進行調(diào)理[5]。本系統(tǒng)在模擬開關(guān)后連接一個電壓跟隨電路保證輸出信號穩(wěn)定，起到阻抗匹配的作用，促進后一級電路工作，電路連接圖如圖6所示。

圖6 調(diào)理電路

在設(shè)計濾波電路時，為保證輸出的正弦信號波形圓潤平滑，采用兩級RC濾波和同相比例運算放大電路構(gòu)建二階巴特沃斯低通濾波器，減弱高頻噪聲干擾，進而濾除高頻分量。同時本系統(tǒng)輸出的正弦信號頻率分別為500 Hz和8 kHz，實際電路采用兩個1 nF電容進行濾波。直流信號輸出雖然控制方式簡單，但有較高的信號精度要求，分析得出直流信號輸出精度主要由電源的紋波以及器件差異造成的幅度偏移影響，幅度偏移可以通過標(biāo)定有效解決，同時利用線性電源將紋波控制在10 mV以內(nèi)。

2.2 數(shù)據(jù)通信模塊

相較于傳統(tǒng)采用PCI與上位機進行通信連接，本系統(tǒng)采用以太網(wǎng)硬件實現(xiàn)方案W5300實現(xiàn)上位機與信號源系統(tǒng)之間網(wǎng)絡(luò)通信傳輸，接口電路圖如圖7所示。

圖7 以太網(wǎng)接口電路連接圖

以太網(wǎng)數(shù)據(jù)傳輸接口的實現(xiàn)方式采用集成以太網(wǎng)接口芯片W5300，它內(nèi)部集成了10/100M以太網(wǎng)控制器、MAC以及TCP/IP協(xié)議棧，將網(wǎng)絡(luò)協(xié)議獨立于控制器之外，使程序與協(xié)議分離[6]，有傳輸速度快、穩(wěn)定性與可靠性高等優(yōu)點。以太網(wǎng)工作時采用16位數(shù)據(jù)接口進行連接，利用直接尋址方式，實現(xiàn)數(shù)據(jù)的高速傳輸。采用隔離變壓器W5300與RJ45進行連接，不僅有效增強差分信號的抗干擾能力，同時防止因W5300的不同電平而對網(wǎng)線輸出造成損壞。

3 系統(tǒng)軟件設(shè)計

3.1 總體功能邏輯設(shè)計

FPGA邏輯控制單元主要進行控制時序邏輯、數(shù)據(jù)處理和數(shù)據(jù)緩存轉(zhuǎn)發(fā)。系統(tǒng)采用程控方法實現(xiàn)對幅值的控制，利用上位機下發(fā)幅值程控系數(shù)，背板控制單元針對上位機下發(fā)的命令進行判別，若命令無效則直接剔除，若有效，則對下發(fā)命令進行解析，之后通過RS422接口發(fā)送至各個功能板。功能板FPGA接收指令后經(jīng)內(nèi)部加法器、乘法器等生成14 bit數(shù)字量，再發(fā)送給數(shù)模轉(zhuǎn)換芯片AD9744進行數(shù)模轉(zhuǎn)換，最終輸出模擬信號，總體功能邏輯圖如圖8所示。

圖8 總體功能邏輯圖

3.2 D/A轉(zhuǎn)換時序設(shè)計

FPGA接收背板傳輸?shù)姆?、通道選擇等指令，之后送出的數(shù)據(jù)要和AD9744控制時鐘搭配好，如圖9所示為AD9744控制時序圖。每一次數(shù)據(jù)傳輸?shù)綌?shù)模轉(zhuǎn)換芯片時都要等待時鐘下降沿的到來，時鐘延遲要在2 ns以上，才開始往DAC傳輸數(shù)據(jù)。同時輸入數(shù)據(jù)的建立時間ts應(yīng)大于2 ns，即數(shù)據(jù)在時鐘到來之前的2 ns準(zhǔn)備好，輸入數(shù)據(jù)后DAC利用時鐘上升沿對數(shù)據(jù)進行鎖存，數(shù)據(jù)的保持時間應(yīng)大于1.5 ns，此時間段FPGA不能再發(fā)送數(shù)據(jù)；如若FPGA再想發(fā)送輸出，則必須等待1.5 ns之后，才能使輸出的波形避免抖動，減小雜散噪聲，保證輸出波形的可靠穩(wěn)定。

圖9 AD9744時序圖

3.3 通信邏輯設(shè)計

通過選用W5300以太網(wǎng)與上位機的通信，實現(xiàn)測試數(shù)據(jù)的高速穩(wěn)定傳輸，達到了高性能、低成本的效果[7]。以太網(wǎng)通過W5300實現(xiàn)，主要由復(fù)位、初始化、數(shù)據(jù)接收和數(shù)據(jù)發(fā)送4個步驟構(gòu)成，控制流程圖如圖10所示。

圖10 W5300邏輯流程圖

4 測試結(jié)果及分析

系統(tǒng)通過VB編寫上位機軟件，由上位機控制特定通道的模擬信號輸出。圖11為該系統(tǒng)實際測試環(huán)境，圖12為系統(tǒng)上位機控制界面，通過上位機對所有通道的信號幅值進行調(diào)控。

圖11 系統(tǒng)測試環(huán)境

圖12 上位機界面

首先，選擇交流通道2Utdd和2Utsd1，分別設(shè)定幅值為8 V和13 V，頻率設(shè)定500 Hz和8 kHz，依次點擊發(fā)送，示波器檢測輸出波形如圖13和圖14所示，從圖中可以看出輸出正弦信號波形光滑、幅值及頻率精度高，達到了設(shè)計預(yù)期目標(biāo)。

圖13 頻率8 kHz正弦信號

圖14 頻率500 Hz正弦信號

針對直流信號輸出進行測試，選取通道2Utd設(shè)置電壓幅值24 V，用高精度萬用表進行測量，結(jié)果如圖15所示。試驗結(jié)果表明，該系統(tǒng)直流、交流信號輸出幅值精度優(yōu)于0.1%，交流信號輸出頻率精度達到0.01%。

5 結(jié)束語

利用FPGA邏輯功能強以及W5300以太網(wǎng)傳輸速度快的優(yōu)點，結(jié)合14 bit高精度模數(shù)轉(zhuǎn)換芯片AD9744，設(shè)計了一種遵循模塊化的多通道高精度信號源。系統(tǒng)通過上位機采用程控調(diào)幅的方式，能夠為測量系統(tǒng)更快更準(zhǔn)確地提供幅值、頻率可調(diào)的模擬信號。同時，系統(tǒng)所有板卡之間都采用標(biāo)準(zhǔn)協(xié)議進行數(shù)據(jù)通信，使得各模塊之間邏輯實現(xiàn)更加規(guī)范，有利于模塊的升級。試驗結(jié)果表明，該信號源系統(tǒng)輸出波形參數(shù)可控，波形光滑、幅值精度高、頻率可靠穩(wěn)定。

圖15 直流信號24 V輸出