孫 偉，李曉春，毛軍發(fā)

(上海交通大學 高速電子系統(tǒng)設計與電磁兼容研究教育部重點實驗室，上海 200240)

隨著電路工作頻率的不斷提高和供電電壓的不斷下降，由同步開關噪聲和電壓降引起的電源完整性問題成為電源配送網絡設計中的重要環(huán)節(jié).電源配送網絡通常以一對電源地平面的形式出現(xiàn)，它為芯片供電，并為信號線提供電流返回路徑.在工作頻率很高和電源電壓很小的電路中，電源完整性分析與設計尤為重要.常用的減小電源地平面噪聲的方法有2種：一種是在板間添加去耦電容，通過降低電源地平面間的輸入阻抗提高供電電壓的穩(wěn)定性；另一種是通過將電源地平面切分來隔離噪聲，這就導致了電源地平面上會出現(xiàn)一些狹小的細縫.因此，準確分析具有帶隙和去耦電容結構的電源地平面成為電源完整性設計的重要環(huán)節(jié).

高速電路系統(tǒng)中的電源分配網絡分析方法可以分為2大類：一類是電磁場分析方法；另一類是等效電路分析方法.電磁場分析方法精度高，但效率低.文獻[1]中使用時域有限差分算法(FDTD)，分析電源地平面特性，該方法是一種全波方法但是算法的時間步長受限制于穩(wěn)定性約束條件.文獻[2]中使用非連續(xù)伽遼金時域法提取電源地平面對的散射參數(shù)，該方法同樣是一種顯式時間步的方法，并且在求解每個單元陣所需要的消耗比較大.文獻[3]中使用鏡像方法提取電源地平面的阻抗參數(shù)，該方法是一種解析方法.它將地平面的四周等效成理想磁壁邊界(PMC),將待求解端口鏡像到區(qū)域外，但是這種方法只適用于規(guī)則電源地平面.

等效電路方法通過提取電源地平面的等效電路參數(shù)，包括電阻(R)、電感(L)、電導(G)和電容(C)參數(shù)，來分析電源地平面電路的噪聲特性，具有效率高的優(yōu)點.針對電源地平面的等效電路模型，文獻[4-5]中引入基于加權拉蓋爾多項式-時域有限差分(WLP-FDTD)方法分析電源地平面的電源完整性.WLP-FDTD算法不受FDTD穩(wěn)定性條件約束，是一種無條件穩(wěn)定的時域方法[6-7].因此，相比FDTD方法，WLP-FDTD具有效率高的優(yōu)點.近年來，WLP-FDTD方法也被應用于均勻傳輸線[8]、非均勻傳輸線[9].文獻[4]中分析了一個理想的完整電源地平面.文獻[5]中考慮了去耦電容的影響，但未考慮電源地平面的帶隙結構.文獻[10]中提出一種基于諧振腔和傳輸線理論的SPICE模型來分析電源地平面的阻抗特性.在此基礎上，文獻[11]中提出了一種場路結合的方法分析帶隙電源地平面的散射參數(shù)特性.這2種方法在求解電源地平面中均采用了電磁場數(shù)值方法，但場的求解過程中均沒有考慮金屬平面寄生電阻的影響.

本文使用無條件穩(wěn)定的WLP-FDTD方法分析帶隙電源地平面的噪聲傳播問題.WLP-FDTD方法以加權拉蓋爾多項式為基函數(shù)，通過伽遼金法消除時間變量，從而使算法不再受到穩(wěn)定性條件約束.與傳統(tǒng)FDTD算法相比，該方法可以選擇任意的時間步長，解決了由于計算單元尺寸變小帶來的計算效率低問題.相比于文獻[6-7]中采用WLP-FDTD方法分析規(guī)則的電源地平面結構，本文考慮了電源地平面的帶隙結構和去耦電容，在電源地平面的電路模型中引入帶隙的等效耦合電路模型，并且將去耦電容應用到等效電路中，拓展了WLP-FDTD在電源地平面的應用，實現(xiàn)了基于WLP-FDTD方法的帶隙和去耦電容電源地平面的噪聲傳播分析.計算結果表明，本文提出的基于WLP-FDTD的帶隙電源地平面噪聲分析方法與FDTD方法具有相同精度，但計算效率有顯著提高.

1 帶隙和去耦電容電源地平面的建模

圖1所示為一典型具有帶隙和去耦電容的電源地平面結構，上下表面由大片金屬分別組成電源平面和地平面，中間為填充介質，去耦電容Cm連接在兩塊金屬板之間，帶隙位于電源平面上.圖中：w和l分別為電源地平面的寬度和長度；h為金屬層的厚度；d為介質層的厚度；s為縫隙的寬度；εr為填充介質的相對介電常數(shù)；σc為金屬的電導率，P為輸出點.帶隙電源地平面結構可以看作由兩部分組成，即平面部分和帶隙部分，分別對這兩部分進行建模.

圖1 具有帶隙和去耦電容電源地平面三維結構Fig.1 The 3-D geometry of power/ground planes with slots and decoupling capacitors

將無隙電源地平面等效為二維RLGC傳輸線模型，即分成M×N個單元，板內介質損耗可以忽略，即G=0，因此每個單元由RLC電路組成.圖2所示為電源地平面單元模型.圖中：Inoise(i,j,t)為外部噪聲源(i=1,2,…,M；j=1,2,…,N).單元中x和y方向的電容、電感、電阻分別為[7]

C(i,j)=ε0εrmn/d

(1)

Lx(i,j)=μ0dm/n

(2)

Ly(i,j)=μ0dn/m

(3)

(4)

(5)

式中：m和n分別為單元(i,j)在x和y方向的長度；ε0和μ0分別為自由空間的介電常數(shù)和磁導率.

圖2 電源地平面單元模型Fig.2 The circuit model of power/ground planes

根據(jù)基爾霍夫電壓電流定律，點(i,j)處沿x和y方向的電流和該點的電壓之間的關系[5]為

U(i,j,t)-U(i+1,j,t)=

(6)

U(i,j,t)-U(i,j+1,t)=

(7)

Ix(i,j,t)-Ix(i+1,j,t)+Iy(i,j,t)-

Iy(i,j+1,t)+Inoise(i,j,t)=

(8)

Inoise(i,j,t)表示該位置的電流噪聲.

由于d通常很小，遠小于電路中工作的波長，平面邊緣可被視為開路，邊界被等效為理想磁壁邊界.因此，電源地平面的邊界條件可以表示為[5]

Ix(1,j)=0

(9)

Ix(M+1,j)=0

(10)

Ix(i,1)=0

(11)

Iy(i,N+1)=0

(12)

電源地平面工作在高頻段，帶隙之間的耦合效應不能忽略，因此帶隙部分也需要精確建模.帶隙周圍會激發(fā)電場和磁場，電場和磁場的耦合效應分別可以用電容和電感表示[10-11].因此，可將帶隙部分等效成耦合電路，如圖3所示.耦合電路包含2K個節(jié)點，K的大小與帶隙長度有關，每個單元的自電容Cs、耦合電容Cc、自電感Ls、耦合電感Lc[10-11]為

(13)

(14)

(15)

(16)

式中：Ce和Co分別為偶模等效電容和奇模等效電容；上標a和d分別表示空氣和介質下的電容，文獻[11]中給出了2種模式下電容的計算公式.

圖3 帶隙部分的等效電路Fig.3 The equivalent circuit of slots

通過帶隙結構的耦合等效電路，可以將帶隙和平面級聯(lián).假設節(jié)點(i,j)位于帶隙等效電路的某個節(jié)點處，令相應的鏡像節(jié)點位于(i+1,j)處，這樣就建立起兩個相鄰平板間的聯(lián)系，帶隙部分的電壓和電流關系為

(17)

U(i,j+1,t)=

(18)

Ix(i,j,t)-Ix(i+1,j,t)+Iy(i,j,t)-

(19)

基于等效電路方法可以很方便地處理電源地平面中具有去耦電容的情況.網格剖分的時候，選擇將節(jié)點應用到去耦電容處.對于存在耦合電容的節(jié)點處，式(8)可以替換為

Ix(i,j,t)-Ix(i+1,j,t)+Iy(i,j,t)-

Iy(i,j+1,t)+Inoise(i,j,t)=

(20)

2 應用WLP-FDTD求解

不同于傳統(tǒng)的FDTD算法，本文采用WLP-FDTD方法分析帶隙電源地平面噪聲的瞬態(tài)響應.WLP-FDTD方法引入拉蓋爾多項式，并利用多項式加權正交性構造一組正交多項式組成基函數(shù)[6]

φp(st)=e-st/2Lp(st)

(21)

式中：s為時間尺度因子.基函數(shù)具有正交性：

(22)

利用這組基函數(shù)，電壓電流可以展開為

(23)

(24)

(25)

以式(23)為例，對時間的一階微分可以表示為

(26)

式中：W(t)為平面任意位置的電壓或電流.

將式(26)代入式(6)、(7)和(17)～(20)，可得

(27)

(28)

(29)

(30)

(31)

(32)

在式(27)～(32)的兩邊乘以φq(st)并在st=[0,∞)積分，可得

(33)

(34)

0.5s(C(i,j)+Cc)Uq(i,j)+

(35)

(36)

Uq(i,j+1)=Uq(i,j)+(Ls-Lc)×

(37)

(38)

(39)

無窮積分上界可以用噪聲持續(xù)時間Td代替.邊界條件式(9)～(12)可以表示為

(40)

(41)

(42)

(43)

電源地平面中的電壓電流關系為式(33)～(35)，帶隙部分的電壓電流關系為式(36)～(38)，邊界條件為式(40)～(43).根據(jù)式(33)～(38)，將q-1階項和噪聲項移到等式右邊，整理可以得到電源地平面的電壓電流矩陣形式:

AWq=Inoise+bq-1

(44)

(45)

可以看出，式(44)右邊的階數(shù)低于左邊，因此從q=0 開始求解，采用遞歸方法求解式(44),可以計算出電源地平面上的電壓電流值.此外，A與階數(shù)q無關，因此整個迭代過程中只需要在計算開始時對矩陣A求逆一次.

式(33)～(38)的求和上界q通常用有限值Q來代替.Q值的大小對計算精度和計算時間都有影響，雖然Q值越大，計算精度越高，但消耗的計算時間也越多，因此需要選擇合適的Q值.假設電路中工作的信號帶寬有限，截止頻率為fB，則有[5]

Qmin=2fBTf+1

(46)

式中：Tf為信號的時間周期.

3 數(shù)值結果

采用2個帶隙電源地平面結構作為算例，驗證所提出的基于WLP-FDTD算法的計算精度與效率.

算例1不帶去耦電容，平面尺寸為50 mm×50 mm,帶隙位于電源平面的中心，帶隙尺寸為 0.5 mm×20 mm,中間介質厚度為 0.05 mm,相對介電常數(shù)為 4.2，金屬層厚度 0.018 mm.平面左側存在噪聲電流，其形式為正弦調制的高斯脈沖

Inoise(t)=

(47)

式中：Td=fc/2；Tc=3Td；fc=1 GHz.高斯脈沖的周期Tf=11.71 ns，截止頻率fB=5 GHz,代入式(46)得Qmin，本文中Qmin值選取為120，K值選取為20.通過考察如圖1所示右側邊緣中心P點的電壓來分析噪聲對平面性能的影響.當采用FDTD方法分析該問題時，由于FDTD受穩(wěn)定性條件約束[6]，時間空間步長必須滿足

(48)

式中：vmax為介質中最大相速；Δx和Δy分別為x和y方向的網格尺寸.當網格尺寸選擇1 mm，F(xiàn)DTD的時間步長必須小于 2.357 ps.圖4給出了SPICE仿真軟件結果、FDTD和WLP-FDTD算法的計算結果.可以看出，三者幾乎完全吻合，驗證了WLP-FDTD方法的準確性.針對算例1，表1給出了FDTD和WLP-FDTD的計算時間對比，仿真高斯脈沖的周期數(shù)為20個.由于WLP-FDTD沒有時間步長影響，因此計算效率遠高于FDTD.

圖4 未加去耦電容的電源地平面中P點電壓Fig.4 The output voltage of the power ground planes without coupling capacitor at the point P

表1 算例1計算時間對比Tab.1 Comparison of computation time of the 1st example

算例2平面尺寸與算例1相同，增加了2對去耦電容.去耦電容之間的間距為2 mm,分別位于帶隙兩側和輸出點P的兩側.去耦電容為10 pF.由于每對去耦電容的間距較小，網格劃分比較密，網格尺寸最大為1 mm×1 mm，此時FDTD的時間步長必須小于 2.357 ps.圖5給出了SPICE軟件、FDTD和WLP-FDTD對算例2的仿真計算結果.可見，三者具有極高的吻合度.表2給出了相同空間步長情況下FDTD和WLP-FDTD對算例2的計算時間，仿真高斯脈沖的周期數(shù)為20個.可見，WLP-FDTD算法的計算效率遠高于FDTD算法，且其優(yōu)勢隨網格劃分密度的增加而更加顯著.

圖5 添加去耦電容的電源地平面中P點電壓Fig.5 The output voltage of the power ground planes with coupling capacitors at the point P

表2 算例2計算時間對比Tab.2 Comparison of computation time of the 2nd example

4 結語

本文基于一種無條件穩(wěn)定的WLP-FDTD時域有限差分算法，分析帶隙電源地平面中噪聲的傳播問題.首先，基于電源地平面的等效電路模型和帶隙的等效電路模型建立電路方程；然后采用WLP-FDTD方法求解方程，從而得到復雜電源地平面結構噪聲傳播的瞬態(tài)響應.理論與實驗結果證明，與傳統(tǒng)FDTD方法相比，WLP-FDTD方法能夠實現(xiàn)無條件穩(wěn)定，因此在分析復雜結構電源地平面噪聲時可以顯著提高計算效率.