劉 旸

（中國電子科技集團公司第四十七研究所，沈陽110032）

1 引言

CMOS工藝是在PMOS工藝和NMOS工藝的基礎(chǔ)上發(fā)展起來的，是目前集成電路產(chǎn)品設(shè)計最常選用的工藝。CMOS電路在加工上是將NMOS器件和CMOS器件同時制作在同一襯底上，具有功耗低、速度快、抗干擾能力強、集成度高等優(yōu)點[1]。由于降低制造成本、產(chǎn)能增加和供應(yīng)商多樣性要求等因素，在CMOS的生產(chǎn)過程中，晶圓廠轉(zhuǎn)移是半導(dǎo)體行業(yè)的常見現(xiàn)象[2]。不同晶圓廠的工藝參數(shù)存在差異，在進行晶圓廠轉(zhuǎn)移時，需先評估晶圓廠間的工藝流程、工藝參數(shù)、原材料等的差異，才能做到在不影響用戶使用的前提下進行晶圓廠轉(zhuǎn)移[3]。

2 工藝線差異對比

某型待轉(zhuǎn)移產(chǎn)品原采用4英寸3μm雙層金屬P阱硅柵CMOS工藝進行加工，工藝流程如下：

備片→一氧→形成N阱→形成P阱→阱推進→預(yù)氧化→Si3N4淀積→形成有源區(qū)→場區(qū)注入→場氧化→去除Si3N4→一柵氧化→溝道調(diào)整注入→柵氧化→Poly淀積→Poly摻磷→形成多晶硅柵→PSD注入→NSD注入→ILD→形成孔→金屬淀積→金屬布線→鈍化淀積→形成PAD窗口→合金

晶圓廠轉(zhuǎn)移后，擬采用5英寸2μm雙層金屬P阱硅柵CMOS工藝生產(chǎn)線進行產(chǎn)品加工。綜合對比兩條生產(chǎn)線的加工工藝，涉及工藝變更的內(nèi)容主要包括以下幾個方面：

1）襯底片電阻率由 4~6Ω·cm改為2.5~3.5 Ω·cm；

2）P管場區(qū)閾值調(diào)整方式由注入后阱推進改為場區(qū)形成后進行表層注入；

3）P管溝道調(diào)整注入由柵氧化前調(diào)整為柵氧化后；

4）NSD注入調(diào)整至PSD注入之前；

5）柵氧厚度由50nm改為40nm；

6）ILD由TEOS 900nm改為TEOS 200nm+BP TEOS 600nm；

7）金屬布線層厚度由1.2μm改為1.1μm。

3 差異評估

3.1 襯底電阻率

待轉(zhuǎn)移產(chǎn)品設(shè)計電路中包括NMOS晶體管和PMOS晶體管，縱向結(jié)構(gòu)如圖1所示。

圖1 N、P管縱剖結(jié)構(gòu)圖

其中，NMOS晶體管在襯底上通過注入、退火形成P阱，實際晶體管結(jié)構(gòu)在P阱內(nèi)加工。P阱電阻形成過程中，已改變原溝道區(qū)電阻率，通過監(jiān)控P阱電阻，可確定工藝變更是否對器件造成影響。

原工藝中，第26工步為PMOS晶體管溝道調(diào)整注入，通過注入來調(diào)整P管溝道區(qū)電阻率。閾值電壓與柵氧厚度、柵氧質(zhì)量和溝道摻雜濃度有如下關(guān)系式：

其中，εs為半導(dǎo)體介電常數(shù)，e為電子電荷，Vt為熱電壓，ni為本征載流子濃度，均為固定值；εox為氧化層介電常數(shù)，QQ'SS′SS為單位面積氧化層等價陷阱電荷，隨柵氧化層的厚度和質(zhì)量變化；Φφmmss為金屬半導(dǎo)體功函數(shù)，隨溝道摻雜濃度變化。

由式(1)可知，柵氧厚度、柵氧質(zhì)量和溝道摻雜濃度為影響閾值電壓的主要工藝參數(shù)。亦可利用閾值電壓來監(jiān)控相關(guān)電參數(shù)。

經(jīng)PCM測試，工藝變更后P阱電阻值、PMOS晶體管閾值電壓及NMOS晶體管閾值電壓均在原PCM設(shè)計值允許范圍內(nèi)，襯底片電阻率變更對產(chǎn)品電參數(shù)影響不大。

3.2 P管場區(qū)閾值調(diào)整

“場區(qū)”為兩個獨立晶體管間的區(qū)域，作用是防止不等電位晶體管間因漏電導(dǎo)致電路失效。其工作原理與常規(guī)MOS晶體管相同，僅表層向下1μm以內(nèi)區(qū)域參與工作。即“場區(qū)”表層向下1μm以內(nèi)區(qū)域的摻雜濃度滿足工藝設(shè)計要求，滿足電路工作需要。

PMOS管的場區(qū)注入用于提高寄生場管的開啟電壓，使其不會在電路正常工作時誤開啟。移線產(chǎn)品的工作電壓為5V，根據(jù)該產(chǎn)品的工作特點，寄生場管開啟電壓在7.5V以上，滿足產(chǎn)品需求，不會對產(chǎn)品造成影響?？赏ㄟ^監(jiān)控場區(qū)閾值電壓確認工藝更改是否對產(chǎn)品造成影響。經(jīng)樣管測試，產(chǎn)品場區(qū)開啟電壓為13V，滿足產(chǎn)品設(shè)計要求，對產(chǎn)品無影響。

3.3 P管溝道調(diào)整注入

原工藝中P管溝道調(diào)整注入是在一柵氧化后進行。溝道注入是隔著50nm的一柵氧化層進行的。在移線后的工藝中，此步注入調(diào)整至柵氧化后，注入是隔著40nm柵氧化層進行的。注入工藝有兩個工藝參數(shù)，即能量和劑量。原工藝離子注入能量為35keV，決定離子注入的深度；離子注入劑量為1.8×1012cm-2，決定摻雜區(qū)域的離子數(shù)量。根據(jù)注入原理，離子注入深度遵循如圖2所示的高斯分布示意圖。

圖2 高斯分布示意圖

P溝調(diào)整注入的離子濃度峰值應(yīng)接近Si-SiO2表面，該峰值位置可通過調(diào)整注入能量來改變。即工藝變更后，可通過調(diào)整注入能量使離子濃度峰值達到工藝設(shè)計要求。P溝調(diào)整注入可通過P管閾值進行監(jiān)控，經(jīng)對樣管的測試，產(chǎn)品P管閾值電壓為1.0V，滿足產(chǎn)品設(shè)計要求，對產(chǎn)品影響較小。

3.4 NSD注入

NSD和PSD注入工步分別通過光刻打開N+區(qū)域或P+區(qū)域的窗口，進行離子注入。未打開窗口的區(qū)域由光刻膠覆蓋保護，離子無法透過光刻膠注入到硅片中，該工藝調(diào)整對產(chǎn)品性能無影響。

3.5 柵氧厚度

由式(1)可知，柵氧厚度、柵氧質(zhì)量和溝道摻雜濃度為影響閾值電壓的主要工藝參數(shù)[4]。此三項工藝參數(shù)相輔相成，共同決定產(chǎn)品閾值電壓。CMOS集成電路中，對柵氧質(zhì)量的要求為柵源擊穿電壓達到1nm/V以上[5]。經(jīng)實際測試對比，移線后加工的樣片NMOS及PMOS晶體管的柵源擊穿電壓均在1nm/V以上，與原工藝參數(shù)差異不大，滿足工藝要求。

3μm P阱硅柵CMOS工藝采用50nm熱氧化SiO2作為柵氧化層，2μm P阱硅柵CMOS工藝采用40nm熱氧化SiO2作為柵氧化層，柵氧化層厚度有所改變。在柵氧質(zhì)量相近的情況下，可調(diào)整溝道摻雜濃度使產(chǎn)品閾值電壓達到產(chǎn)品設(shè)計要求值。通過對樣片的測試，產(chǎn)品閾值電壓為1.0V，在產(chǎn)品PCM參數(shù)范圍內(nèi)，柵氧層厚度改變對產(chǎn)品質(zhì)量影響較小。

3.6 ILD工藝

ILD為金屬布線與電路間的隔離保護層，金屬布線平鋪在ILD層之上。ILD層下方還有多晶硅柵和場氧兩層介質(zhì)層，形成高低不平的臺階。金屬布線采用濺射方式淀積在ILD層上，用于各晶體管之間的連接。濺射過程中，金屬原子為垂直下落，臺階處覆蓋的金屬層厚度較薄，在電路工作過程中易由于熱集中而熔斷[6]。圖1中圓圈標(biāo)識處即臺階處。

BP TEOS工藝為TEOS工藝的下一代工藝，具有回流特性，可通過加溫增密的方式實現(xiàn)回流，減緩臺階處的陡直度，減少臺階對金屬布線的影響，降低金屬布線熱集中情況，有助于產(chǎn)品質(zhì)量提升。

3.7 金屬布線厚度

根據(jù)GJB597A規(guī)定，頂層金屬化層厚度至少為800nm，有鈍化層保護的情況下最大電流密度為5×105A/cm2。兩條工藝線采用的摻雜鋁的成份和摻雜比例均相同，均勻性、致密性和附著性差異不大[7]。金屬化層厚度降低后，各項條件均滿足GJB要求。樣管加工完成后，經(jīng)測試，延遲時間無明顯差異，兩種工藝對比延遲時間差異不大。

4 實測評估與對比

1)PCM測試評估

兩種工藝所采用的原材料接近、工藝類似，樣管加工完成后測試考核差異不大。由表1中的對比參數(shù)可以看出，兩個工藝平臺的PCM設(shè)計值相似度極高。樣品加工完成后，PCM測試結(jié)果均滿足產(chǎn)品PCM設(shè)計要求。

表1PCM設(shè)計值對比

2)成品率評估

對所有晶圓片進行原片級測試，中測成品率達到85%，原工藝線加工產(chǎn)品的中測成品率平均為72%，晶圓廠轉(zhuǎn)移后成品率明顯提升。

3)電參數(shù)測試評估

取晶圓廠轉(zhuǎn)移前后的兩批電路，對電參數(shù)進行對比驗證，各個電參數(shù)特性無明顯差異，且都滿足詳細規(guī)范要求。

各參數(shù)對比驗證結(jié)果見表2。

由表2數(shù)據(jù)可得出以下結(jié)論：

輸出高電平（VOH）對比：

端口的輸出電壓越高，說明端口的高電平驅(qū)動能力越強。通過以上參數(shù)對比，更改后的輸出高電平與更改前相差很小。

輸出低電平（VOL）對比：

端口的輸出電壓越低，說明端口的低電平驅(qū)動能力越強。通過以上參數(shù)對比，更改后的輸出低電平與更改前相差很小。

表2 晶圓廠轉(zhuǎn)移前后電參數(shù)對比

輸入漏電流（IIL）對比：

輸入漏電流是端口在輸入狀態(tài)下的漏電流。輸入漏電流越小，說明端口的輸入狀態(tài)越好。通過以上參數(shù)對比，更改后的輸入漏電流與更改前基本沒有變化。

輸出三態(tài)漏電流（IOZ）對比：

輸出三態(tài)漏電流是端口在輸出三態(tài)狀態(tài)下的漏電流。輸出三態(tài)漏電流越小，說明端口的輸出三態(tài)狀態(tài)越好。通過以上參數(shù)對比，更改后的輸出三態(tài)漏電流與更改前沒有變化。

靜態(tài)電源電流（IDDSB）對比：

靜態(tài)電源電流是電路在靜態(tài)條件下，電源端口的電流值[8]。靜態(tài)電源電流越小，說明電路的靜態(tài)功耗越小。通過以上參數(shù)對比，更改后的靜態(tài)電源電流與更改前變化很小。

工作電源電流（IDD）對比：

工作電源電流是電路在動態(tài)條件下，電源端口的電流值。工作電源電流越小，說明電路的動態(tài)態(tài)功耗越小。通過以上參數(shù)對比，更改后的工作電源電流與更改前變化很小。

數(shù)據(jù)最小建立時間（TS）對比：

數(shù)據(jù)最小建立時間是觸發(fā)器時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。通過以上參數(shù)對比，數(shù)據(jù)最小建立時間更改前后都通過了功能驗證。

BYTE最大延遲時間（TD）對比：

BYTE最大延遲時間是A/D的高低選擇，通過以上參數(shù)對比，更改后的BYTE最大延遲時間與更改前變化很小。

綜合以上評估對比結(jié)論，晶圓廠轉(zhuǎn)移前后產(chǎn)品測試數(shù)據(jù)對比無明顯差異，各項指標(biāo)均滿足規(guī)范要求。晶圓廠轉(zhuǎn)移不影響產(chǎn)品技術(shù)指標(biāo)，并滿足詳細規(guī)范中的各項試驗要求，對產(chǎn)品使用、質(zhì)量無影響。

5 結(jié)束語

通過逐一對比4英寸3μm雙層金屬P阱硅柵CMOS工藝與 5英寸 2μm雙層金屬 P阱硅柵CMOS工藝，確定7處工藝差異。經(jīng)由理論分析和實際測試驗證，確認兩種工藝的工藝參數(shù)差異不大，晶圓廠轉(zhuǎn)移后，產(chǎn)品各項指標(biāo)均滿足規(guī)范要求，且不影響原有用戶使用，此結(jié)論可為類似產(chǎn)品的轉(zhuǎn)移提供參考。