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(1.北京空間飛行器總體設(shè)計(jì)部，北京 100094; 2.航天東方紅衛(wèi)星有限公司，北京 100094)

0 引言

隨著衛(wèi)星通信技術(shù)的發(fā)展，空間探測(cè)器載荷設(shè)備種類(lèi)的增多，實(shí)時(shí)生成的探測(cè)數(shù)據(jù)數(shù)量越來(lái)越大，傳輸速率越來(lái)越快，數(shù)據(jù)傳輸協(xié)議也日趨復(fù)雜。因此需要設(shè)計(jì)星內(nèi)高速路由轉(zhuǎn)發(fā)器，完成各星內(nèi)載荷設(shè)備數(shù)據(jù)的實(shí)時(shí)轉(zhuǎn)發(fā)。在傳統(tǒng)的航天器設(shè)計(jì)中，一般由星載數(shù)據(jù)管理軟件實(shí)現(xiàn)各載荷數(shù)據(jù)的協(xié)議處理、數(shù)據(jù)轉(zhuǎn)換、路由轉(zhuǎn)發(fā)等功能。在數(shù)據(jù)交互速率快，傳輸協(xié)議復(fù)雜的情況下，軟件實(shí)現(xiàn)復(fù)雜度大幅提升；此外，星載數(shù)據(jù)管理軟件可用資源有限，在處理能力接近極限時(shí)，可靠性顯著下降。文獻(xiàn)[1]中提到的星內(nèi)路由框架采用分層設(shè)計(jì)，將協(xié)議處理、數(shù)據(jù)轉(zhuǎn)換和路由轉(zhuǎn)發(fā)等功能分開(kāi)處理。數(shù)據(jù)路由功能由底層的獨(dú)立模塊完成，無(wú)需考慮數(shù)據(jù)幀協(xié)議、類(lèi)型等信息，實(shí)現(xiàn)數(shù)據(jù)幀的透明轉(zhuǎn)發(fā)。

星內(nèi)載荷設(shè)備交互數(shù)據(jù)內(nèi)容包括科學(xué)觀測(cè)與工程參數(shù)、遙控命令、遙測(cè)數(shù)據(jù)、軟件重配置數(shù)據(jù)等，峰值數(shù)據(jù)吞吐量不小于1 Gbps。目前星上常用的數(shù)字信號(hào)處理芯片包括數(shù)字信號(hào)處理器(DSP)和FPGA等。靜態(tài)隨機(jī)存取型FPGA(Static Random Access Memory Based Field Programmable Gate Array，SRAM-FPGA)具有邏輯資源豐富，配置方式靈活，可動(dòng)態(tài)重構(gòu)等優(yōu)勢(shì)，在航天器設(shè)計(jì)中應(yīng)用廣泛，如接口設(shè)計(jì)、智能信息處理，大容量存儲(chǔ)等。單片F(xiàn)PGA的處理時(shí)鐘大于100 MHz，采用并行化處理后，實(shí)時(shí)處理能力可達(dá)Gbps。在高速路由轉(zhuǎn)發(fā)器設(shè)計(jì)中，由于多路載荷設(shè)備數(shù)據(jù)峰值速率不同，在數(shù)據(jù)幀轉(zhuǎn)發(fā)過(guò)程中需要很大的中間緩存。同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器(Synchronous Dynamic Random Access Memory, SDRAM)具有容量大、讀寫(xiě)速率高等優(yōu)勢(shì)[2]，目前SDRAM的時(shí)鐘速率可達(dá)133 Mbps，單片容量達(dá)到128 MB以上，可用于高速數(shù)據(jù)幀緩存。

基于以上分析，本文提出了一種基于FPGA的高速路由實(shí)現(xiàn)方案。該方案采用矩陣路由技術(shù)，完成多種接口形式的載荷設(shè)備數(shù)據(jù)幀接收、路由、轉(zhuǎn)發(fā)等功能。

1 系統(tǒng)結(jié)構(gòu)

基于FPGA的星內(nèi)高速路由實(shí)現(xiàn)方案采用模塊化設(shè)計(jì)思想，結(jié)構(gòu)框圖如圖1所示。該設(shè)計(jì)由載荷設(shè)備接收模塊、載荷設(shè)備發(fā)送模塊、路由及分路模塊、合路模塊、SDRAM讀寫(xiě)控制模塊組成。載荷設(shè)備接收模塊完成不同接口的數(shù)據(jù)幀接收及緩存；載荷設(shè)備發(fā)送模塊將數(shù)據(jù)幀轉(zhuǎn)換為不同的硬件接口形式發(fā)送；路由及分路模塊、合路模塊實(shí)現(xiàn)數(shù)據(jù)幀的矩陣交換；SDRAM讀寫(xiě)控制模塊負(fù)責(zé)多通道SDRAM讀寫(xiě)訪問(wèn)仲裁以及SDRAM芯片的控制操作。

圖1 星內(nèi)高速路由實(shí)現(xiàn)方案框圖

2 系統(tǒng)模塊設(shè)計(jì)

2.1 載荷設(shè)備接收

各載荷數(shù)據(jù)與FPGA存在多種接口形式，包括LVDS接口，同步RS422接口、UART接口、CAN總線接口、外部存儲(chǔ)器接口(EMIF)等。各接口采用相同的數(shù)據(jù)幀協(xié)議，接收模塊可以根據(jù)數(shù)據(jù)幀的頭、尾指示信號(hào)(如門(mén)控信號(hào)、起始標(biāo)志信號(hào)等)接收完整的數(shù)據(jù)幀。載荷設(shè)備接收的功能框圖如圖2所示

圖2 載荷設(shè)備接收模塊框圖

為保證數(shù)據(jù)接收的可靠性，在信號(hào)接收時(shí)加入數(shù)字濾波功能，濾除硬件通路上的毛刺。接收到的單比特?cái)?shù)據(jù)或并行總線數(shù)據(jù)經(jīng)過(guò)串并轉(zhuǎn)換或并并轉(zhuǎn)換后，生成按字節(jié)排序的數(shù)據(jù)幀。同步頭正確且CRC校驗(yàn)無(wú)誤的數(shù)據(jù)幀存入接收緩沖。接收緩沖采用FPGA內(nèi)自帶的BRAM實(shí)現(xiàn)，每個(gè)接收緩沖能夠緩存2幀數(shù)據(jù)幀，采用乒乓操作的方式讀寫(xiě)。當(dāng)緩沖內(nèi)的數(shù)據(jù)幀數(shù)大于0時(shí)，緩沖非空信號(hào)有效；當(dāng)緩沖內(nèi)的數(shù)據(jù)幀數(shù)等于2時(shí)，緩沖滿信號(hào)有效，非空信號(hào)和滿信號(hào)作為輸出信號(hào)指示當(dāng)前緩沖狀態(tài)。

2.2 載荷設(shè)備發(fā)送

載荷設(shè)備發(fā)送端的實(shí)現(xiàn)框圖如圖3所示。當(dāng)某一載荷設(shè)備發(fā)送緩沖滿信號(hào)無(wú)效時(shí)，該模塊從SDRAM中讀取數(shù)據(jù)幀存入該設(shè)備發(fā)送緩沖。當(dāng)發(fā)送緩沖非空信號(hào)有效時(shí)，表示當(dāng)前緩沖內(nèi)至少有1幀數(shù)據(jù)幀，該模塊按照預(yù)先設(shè)定好的發(fā)送間隔將數(shù)據(jù)幀發(fā)出。在發(fā)送時(shí)將數(shù)據(jù)幀轉(zhuǎn)換成符合載荷設(shè)備硬件接口要求的格式。

圖3 載荷設(shè)備發(fā)送模塊框圖

2.3 路由及分路

路由及分路模塊置于載荷設(shè)備接收接口模塊后端，對(duì)接收緩沖中的數(shù)據(jù)幀進(jìn)行路由及分路。當(dāng)載荷設(shè)備a接收緩沖非空信號(hào)有效時(shí)，路由及分路模塊從接收緩沖中讀取數(shù)據(jù)幀并獲取數(shù)據(jù)幀的目的IP信息字段。目的IP與本地保存的路由表進(jìn)行查找匹配。若匹配成功，則輸出該路由表項(xiàng)對(duì)應(yīng)的載荷設(shè)備編號(hào)b，否則丟棄該幀。路由成功后的數(shù)據(jù)幀對(duì)應(yīng)唯一的設(shè)備編號(hào)b，將該數(shù)據(jù)幀存入b對(duì)應(yīng)的分路緩沖。分路緩沖的個(gè)數(shù)N的選擇取決于載荷設(shè)備a接收的數(shù)據(jù)幀所有可能的路由數(shù)量。分路緩沖的設(shè)計(jì)與接收緩沖及發(fā)送緩沖的設(shè)計(jì)一致，生成緩沖非空及滿標(biāo)志，指示當(dāng)前緩沖狀態(tài)。

圖4 路由及分路模塊框圖

2.4 合路

合路模塊置于路由及分路模塊的后端，功能框圖如圖5所示。M個(gè)路由至同一載荷設(shè)備的數(shù)據(jù)幀在該模塊進(jìn)行合路(一般情況下M=N，即任意兩個(gè)載荷設(shè)備間都可能存在數(shù)據(jù)交互)，可根據(jù)需求將數(shù)據(jù)幀合成1路或多路。例如合路至某載荷設(shè)備的數(shù)據(jù)幀需要按優(yōu)先級(jí)輸出，可以將合路后的數(shù)據(jù)幀按優(yōu)先級(jí)存入不同的合路緩沖。如果無(wú)特殊需求，每個(gè)合路模塊僅需設(shè)置1個(gè)合路緩沖。

圖5 合路模塊框圖

2.5 SDRAM讀寫(xiě)控制

合路后輸出至某一載荷設(shè)備的數(shù)據(jù)速率之和可能遠(yuǎn)大于該設(shè)備的最大輸出速率，因此需要設(shè)置一個(gè)大的緩沖來(lái)緩存所有待發(fā)送的數(shù)據(jù)幀。FPGA內(nèi)部自帶的BRAM存儲(chǔ)容量及存儲(chǔ)速率都不滿足要求，需要外掛SDRAM來(lái)實(shí)現(xiàn)數(shù)據(jù)的高速隨機(jī)存儲(chǔ)及訪問(wèn)。40位SDRAM在工作時(shí)鐘為100 MHz的情況下，理論上可達(dá)到的有效讀寫(xiě)速率約為3.5 Gbps。SDRAM讀寫(xiě)模塊由SDRAM寫(xiě)、SDRAM讀、SDRAM訪問(wèn)仲裁、SDRAM接口控制等部分組成。SDRAM讀寫(xiě)控制模塊的組成框圖及各子模塊之間的數(shù)據(jù)交互關(guān)系如圖6所示。

圖6 SDRAM讀寫(xiě)控制模塊框圖

SDRAM的存儲(chǔ)空間實(shí)行分區(qū)管理，每個(gè)載荷設(shè)備對(duì)應(yīng)SDRAM的1個(gè)分區(qū)。當(dāng)合路緩沖的非空信號(hào)有效時(shí)，SDRAM寫(xiě)模塊從合路緩沖內(nèi)讀取數(shù)據(jù)幀并轉(zhuǎn)換為SDRAM突發(fā)包(Burst)的格式，存入SDRAM的指定分區(qū)。當(dāng)某載荷設(shè)備的發(fā)送緩沖未滿時(shí)，SDRAM讀模塊從對(duì)應(yīng)分區(qū)讀取Burst并轉(zhuǎn)換為數(shù)據(jù)幀后存入發(fā)送緩沖。SDRAM讀、寫(xiě)子模塊需要管理SDRAM的讀、寫(xiě)地址指針。SDRAM訪問(wèn)仲裁模塊解決多個(gè)讀、寫(xiě)通道同時(shí)訪問(wèn)SDRAM的沖突問(wèn)題。SDRAM接口控制模塊實(shí)現(xiàn)SDRAM的7種常用命令：空操作(NOP)、模式寄存器配置(Mode Register Set)、激活操作(Active)、突發(fā)讀(Burst Read)、突發(fā)寫(xiě)(Burst Write)、刷新(Refresh)和預(yù)充電(Precharge)。

3 關(guān)鍵技術(shù)

3.1 路由查找

為解決多個(gè)載荷設(shè)備的速率不匹配問(wèn)題，路由轉(zhuǎn)發(fā)采用矩陣式設(shè)計(jì)，每一個(gè)載荷設(shè)備接收端口均設(shè)置一個(gè)路由表。常用的路由算法包括三態(tài)內(nèi)容尋址存儲(chǔ)器(Ternary Content Addressable Memory, TCAM)、Trie查找和哈希查找[3]。TCAM查找算法支持最大長(zhǎng)度的路由查找，查找速度快，但在路由表項(xiàng)頻繁變動(dòng)的情況下，計(jì)算復(fù)雜，成本高。Trie算法查找數(shù)據(jù)位寬為1 bit，采用多分支結(jié)構(gòu)或壓縮算法[4]可提高路由表的查找速率，但仍不能滿足高速路由轉(zhuǎn)發(fā)的需求。哈希查找采用Hash函數(shù)建立映射表，實(shí)現(xiàn)復(fù)雜度高[5-6]。航天器設(shè)備受功耗的限制，高復(fù)雜度的路由查找算法不適用于星載路由器的設(shè)計(jì)。

本文根據(jù)FPGA的處理特點(diǎn)，設(shè)計(jì)了一種基于BRAM高速路由查找方法，將路由轉(zhuǎn)發(fā)表保存在FPGA的內(nèi)部緩存BRAM中。BRAM在進(jìn)行初始化時(shí)可加載.coe文件作為初始值；同時(shí)，BRAM可設(shè)置為包含讀、寫(xiě)功能的雙端口RAM。因此，本文將靜態(tài)路由表進(jìn)行格式轉(zhuǎn)換后作為BRAM的初始值保存；在航天器應(yīng)用過(guò)程中，動(dòng)態(tài)路由表由路由表管理軟件按需寫(xiě)入，實(shí)現(xiàn)了動(dòng)態(tài)路由和靜態(tài)路由自主切換。為了防止單個(gè)BRAM讀寫(xiě)沖突，提高設(shè)計(jì)的可靠性，路由及分路模塊將路由表保存在兩片BRAM中。兩片BRAM的初始值均為靜態(tài)路由表，路由及分路模塊默認(rèn)查找BRAM2中保存的路由表。動(dòng)態(tài)路由表更新及查找過(guò)程采用乒乓處理，具體實(shí)現(xiàn)過(guò)程如下：(1)路由管理軟件第一次注入動(dòng)態(tài)路由表時(shí)，BRAM1寫(xiě)使能信號(hào)有效，動(dòng)態(tài)路由表寫(xiě)入BRAM1；當(dāng)BRAM1中的動(dòng)態(tài)路由表更新完畢后，路由及分路模塊切換到BRAM1中進(jìn)行查找。(2)第二次注入路由表時(shí)，動(dòng)態(tài)路由表寫(xiě)入BRAM2，更新完畢后切換到BRAM2中查找。

BRAM的讀寫(xiě)位寬可靈活設(shè)計(jì)，每個(gè)處理時(shí)鐘可從BRAM讀出多比特?cái)?shù)據(jù)，實(shí)現(xiàn)路由表的并行查找。表1為BRAM輸出位寬不同的情況下的資源消耗和路由表查找耗時(shí)比較，設(shè)單個(gè)路由表項(xiàng)為128 bit。

表1 路由查找資源消耗及耗時(shí)比較

由表1可知，設(shè)計(jì)中選擇的BRAM位寬越大，查找單個(gè)路由表項(xiàng)的耗時(shí)越短，但相應(yīng)的資源消耗也越大。因此在實(shí)際應(yīng)用中，應(yīng)綜合考慮實(shí)現(xiàn)復(fù)雜度和路由查找速率，折中選擇BRAM位寬。本設(shè)計(jì)中BRAM位寬選擇32 bit。

3.2 SDRAM仲裁訪問(wèn)機(jī)制

常見(jiàn)的仲裁方式包括兩種：固定優(yōu)先級(jí)和輪詢優(yōu)先級(jí)[7]。在固定優(yōu)先級(jí)設(shè)計(jì)中，每個(gè)載荷設(shè)備設(shè)置固定的優(yōu)先級(jí)，當(dāng)多個(gè)載荷設(shè)備同時(shí)訪問(wèn)SDRAM時(shí)，優(yōu)先響應(yīng)高優(yōu)先級(jí)的訪問(wèn)請(qǐng)求。當(dāng)各設(shè)備的訪問(wèn)速率之和超出了SDRAM的最高訪問(wèn)速率時(shí)，低優(yōu)先級(jí)的載荷設(shè)備數(shù)據(jù)可能會(huì)丟失。在常規(guī)的應(yīng)用場(chǎng)景設(shè)計(jì)中，一般遙控命令優(yōu)先級(jí)最高，遙測(cè)信息次之，探測(cè)數(shù)據(jù)優(yōu)先級(jí)最低。隨著航天器任務(wù)的日益復(fù)雜，在不同的任務(wù)階段，各載荷設(shè)備優(yōu)先級(jí)可能發(fā)生變化，固定優(yōu)先級(jí)設(shè)計(jì)不能滿足該種應(yīng)用需求。輪詢優(yōu)先級(jí)中設(shè)計(jì)一個(gè)計(jì)數(shù)器，當(dāng)計(jì)數(shù)器達(dá)到特定值且設(shè)備訪問(wèn)請(qǐng)求信號(hào)有效時(shí)，響應(yīng)該設(shè)備的訪問(wèn)請(qǐng)求。采用輪詢的仲裁機(jī)制，對(duì)每個(gè)載荷設(shè)備來(lái)說(shuō)，競(jìng)爭(zhēng)得到SDRAM訪問(wèn)控制權(quán)的幾率是一樣的。輪詢優(yōu)先級(jí)的缺點(diǎn)是當(dāng)載荷設(shè)備的訪問(wèn)速率超出了SDRAM能力時(shí)，訪問(wèn)請(qǐng)求會(huì)隨機(jī)丟失且不可控。本文根據(jù)FPGA的設(shè)計(jì)特點(diǎn)和實(shí)際應(yīng)用需求，設(shè)計(jì)了一種優(yōu)先級(jí)可配置的多通道SDRAM控制器，根據(jù)不同通道訪問(wèn)SDRAM的應(yīng)用場(chǎng)景和性能需求，通過(guò)路由表管理軟件設(shè)置SDRAM訪問(wèn)仲裁方式以及各載荷設(shè)備的訪問(wèn)優(yōu)先級(jí)，圖7為設(shè)置幀格式示意圖。使用該方法可提高SDRAM訪問(wèn)的靈活性，當(dāng)訪問(wèn)速率之和超過(guò)SDRAM的能力限制時(shí)，可設(shè)置特定順序的固定優(yōu)先級(jí)確保某一路或幾路數(shù)據(jù)幀的可靠交互，適當(dāng)丟棄不重要的數(shù)據(jù)幀；反之可設(shè)置輪詢優(yōu)先級(jí)實(shí)現(xiàn)各載荷設(shè)備數(shù)據(jù)幀的平等交互。

圖7 SDRAM仲裁訪問(wèn)方式設(shè)置幀格式

3.3 可靠性設(shè)計(jì)

(1)SDRAM數(shù)據(jù)EDAC(Error Detection And Correction)存儲(chǔ)[8]。在SDRAM中緩存了大量的數(shù)據(jù)幀，受空間環(huán)境單粒子效應(yīng)的影響，存儲(chǔ)數(shù)據(jù)可能發(fā)生錯(cuò)誤，因此需要對(duì)SDRAM中保存的數(shù)據(jù)進(jìn)行容錯(cuò)設(shè)計(jì)。EDAC對(duì)存儲(chǔ)數(shù)據(jù)進(jìn)行編碼，生成校驗(yàn)位與原始數(shù)據(jù)一起存入SDRAM。在讀出存儲(chǔ)數(shù)據(jù)時(shí)，對(duì)數(shù)據(jù)進(jìn)行譯碼，EDAC可糾正1 bit錯(cuò)誤或檢測(cè)2 bit錯(cuò)誤。本設(shè)計(jì)中選用的SDRAM位寬為40 bit，其中32 bit用于存儲(chǔ)數(shù)據(jù)，8 bit存儲(chǔ)校驗(yàn)位，增加約19%的冗余存儲(chǔ)空間。設(shè)計(jì)中將糾錯(cuò)及檢錯(cuò)信息作為遙測(cè)上報(bào)，當(dāng)由于空間單粒子效應(yīng)出現(xiàn)錯(cuò)誤累積時(shí)，用戶可根據(jù)需求對(duì)FPGA進(jìn)行復(fù)位或斷電操作。

(2)關(guān)鍵寄存器三模冗余(Trip Module Redundancy, TMR)設(shè)計(jì)。在星載FPGA運(yùn)行時(shí)，由于空間單粒子效應(yīng)，可能會(huì)造成某一個(gè)單元被打翻，但連續(xù)兩個(gè)功能相同的單元同時(shí)打翻的概率很低。因此，TMR采用三套相同的邏輯存儲(chǔ)或處理數(shù)據(jù)，在應(yīng)用時(shí)進(jìn)行三取二舉手表決。1個(gè)邏輯電路發(fā)生故障時(shí)，不會(huì)影響系統(tǒng)的正常工作，TMR可以顯著降低單粒子翻轉(zhuǎn)的影響，提高設(shè)計(jì)的可靠性。同時(shí)，TMR會(huì)增加FPGA的資源開(kāi)銷(xiāo)，降低系統(tǒng)的最高處理時(shí)鐘頻率?；谏鲜龇治?，本設(shè)計(jì)根據(jù)實(shí)際應(yīng)用需求，對(duì)路由及分路模塊寄存器，SDRAM讀、寫(xiě)地址指針等刷新頻率低且作用關(guān)鍵的寄存器進(jìn)行了TMR設(shè)計(jì)。

4 系統(tǒng)應(yīng)用

衡量一種路由實(shí)現(xiàn)方案性能的主要技術(shù)指標(biāo)是路由轉(zhuǎn)發(fā)速率。為評(píng)估方案的轉(zhuǎn)發(fā)性能，對(duì)各模塊的流量情況進(jìn)行統(tǒng)計(jì)，統(tǒng)計(jì)結(jié)果見(jiàn)表2，其中P為載荷設(shè)備接收數(shù)目，Q為載荷設(shè)備發(fā)送數(shù)目。FPGA及SDRAM的配置情況如下：FPGA處理時(shí)鐘50 MHz；載荷設(shè)備接收及發(fā)送模塊按字節(jié)處理；FPGA外掛2片SDRAM；SDRAM工作時(shí)鐘50 MHz，單片數(shù)據(jù)位寬40 bit，采用(32,40)的EDAC糾錯(cuò)設(shè)計(jì)。

表2 各模塊流量統(tǒng)計(jì)

基于本方案設(shè)計(jì)了星內(nèi)高速路由轉(zhuǎn)發(fā)器，搭載的載荷設(shè)備包括：三線制LVDS設(shè)備、四線制LVDS設(shè)備、UART設(shè)備。選用Xilinx公司的Virtex-4系列FPGA芯片作為硬件平臺(tái)，開(kāi)發(fā)環(huán)境選用Xilinx集成開(kāi)發(fā)環(huán)境ISE14.4，F(xiàn)PGA處理時(shí)鐘為50 MHz。該高速路由轉(zhuǎn)發(fā)器實(shí)現(xiàn)了多個(gè)載荷設(shè)備的數(shù)據(jù)實(shí)時(shí)交互。為充分驗(yàn)證設(shè)計(jì)的功能和性能，專(zhuān)檢設(shè)備全面模擬了星上的實(shí)際工作過(guò)程：(1)由專(zhuān)檢模擬所有載荷設(shè)備，按照最大速率生成數(shù)據(jù)；(2)專(zhuān)檢模擬載荷設(shè)備接收路由至該設(shè)備的數(shù)據(jù)幀并進(jìn)行數(shù)據(jù)校驗(yàn)。經(jīng)過(guò)多次、長(zhǎng)時(shí)間的全速率數(shù)據(jù)試驗(yàn)驗(yàn)證，數(shù)據(jù)轉(zhuǎn)發(fā)正確，無(wú)丟幀現(xiàn)象，設(shè)備工作穩(wěn)定正常。

5 結(jié)束語(yǔ)

本文介紹了一種基于FPGA的星內(nèi)高速路由實(shí)現(xiàn)方案，并在某航天器型號(hào)中得到實(shí)施，取得了有益效果。本方案采用了模塊化設(shè)計(jì)思想，實(shí)現(xiàn)了星內(nèi)高速路由系統(tǒng)快速集成，具備良好的可擴(kuò)展性：(1)當(dāng)載荷設(shè)備數(shù)目或接口形式改變，或整星修改數(shù)據(jù)幀協(xié)議時(shí)，僅需修改載荷設(shè)備接收、發(fā)送模塊即可，不影響其他模塊的設(shè)計(jì)狀態(tài)。(2)當(dāng)載荷接口的數(shù)據(jù)交互峰值速率增加時(shí)，可通過(guò)增大FPGA內(nèi)部并行處理的路數(shù)或提高FPGA的時(shí)鐘頻率來(lái)解決。

本文提出的路由方案要求星內(nèi)各載荷設(shè)備采用相同的數(shù)據(jù)幀格式，后續(xù)研究的重點(diǎn)將集中于通用的航天器路由器設(shè)計(jì)，支持不同協(xié)議的數(shù)據(jù)轉(zhuǎn)發(fā)。同時(shí)進(jìn)一步提升設(shè)計(jì)方案的健壯性和魯棒性，為航天器星內(nèi)和星間路由設(shè)計(jì)提供參考。