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當(dāng)今電子技術(shù)發(fā)展日新月異，大規(guī)模超大規(guī)模集成電路越來越多地應(yīng)用到通用系統(tǒng)中，一百兆赫茲以上的系統(tǒng)已隨處可見，Die、BGA、MCM這些體積小、管腳數(shù)已達(dá)數(shù)百甚至上千的封裝形式也已越來越多地應(yīng)用到各類高速超高速電子系統(tǒng)中。這樣就帶來了一個(gè)問題，即電子設(shè)計(jì)的體積減小導(dǎo)致電路的布局布線密度變大，而信號(hào)的頻率還在提高，使得如何處理高速信號(hào)問題成為一 個(gè)設(shè)計(jì)能否成功的關(guān)鍵因素。

文中介紹了 PCB板高速元器件的旁路電容布局及布線設(shè)計(jì)方案，同時(shí)闡述了高速信號(hào)線的線間距、分支走線長(zhǎng)度、拐角規(guī)則等幾個(gè)方面的優(yōu)化設(shè)計(jì)方案。

1.高速元器件旁路電容布局布線設(shè)計(jì)

數(shù)字電路從電源獲取的電流通常是不連續(xù)的，一般高頻元器件消耗電流比較大。在 PCB布局布線時(shí)，如果把電源走線布的比較長(zhǎng)，那么在峰值電流時(shí)比較容易引入高頻 EMI噪聲，高頻噪聲極有可能影響其他信號(hào)，從而造成整個(gè)系統(tǒng)不能可靠的工作。電源的布線線路自身存在一定的寄生電阻和電感，高頻噪聲易通過電源耦合進(jìn)其他數(shù)字電路和模擬電路.通常，在進(jìn)行理論上的分析和計(jì)算時(shí),都是把電源進(jìn)行理想化，即電源無內(nèi)阻,也無寄生阻抗。如果用一個(gè)3.3V的電壓源對(duì)PCB .上的元件共電，那么無論距離電源的遠(yuǎn)近，各個(gè)元件都應(yīng)工作在3.3V,且沒有噪聲。然而在實(shí)際的設(shè)計(jì)工作中,由于PCB.上的IC和輸入人輸出的信號(hào)都工作在高頻下,電場(chǎng)和磁場(chǎng)的相互轉(zhuǎn)化,必不可免的給電源引人了噪聲,如圖1、圖2所示。同時(shí)由于PCB板上的走線非常的細(xì)，又產(chǎn)生了由于線路阻抗引起的壓降,使遠(yuǎn)離電壓源的器件工作電壓小于電源電壓。此外，寄生電感會(huì)減少PCB線條所能承載的最大電流，造成電壓到達(dá)電路時(shí)產(chǎn)生一定的壓降。因此有必要在數(shù)字電路的電壓輸入引腳放置一定數(shù)量和特定容值的旁路電容，以減小壓降，增加電源線路所能承載的最大電流。加旁路電容前和加旁路電容后電路工作模型參見圖 1。

添加旁路電流前和添加旁路電流后電路的工作模型

盡可能在每個(gè)集成電路的每個(gè)電源引腳處放置獨(dú)立的旁路電容,如果電源引腳比較集中,可以共享一個(gè)或-簇旁路電容。旁路電容盡可能靠近電源引腳,且應(yīng)該盡可能的增加走線的寬度,并縮短走線長(zhǎng)度，電流的流向也應(yīng)該考慮。通?？拷娫醋呔€放置-一個(gè)過孔，該過孔應(yīng)該滿足能夠通過峰值電流的要求,地平面也應(yīng)放置合適數(shù)量的過孔。旁路電容布局和布線參見圖2。通常放置一大一小兩個(gè)電容(例如100nF + 10μF) ,在布局時(shí)小容量電容應(yīng)更靠近電路的電源引腳。

2.高速信號(hào)線設(shè)計(jì)

2.1 走線拐角

在高速電路布線時(shí),走線的拐角非常關(guān)鍵,通常使用1350并非90°或45°,參見圖3。直角走線- -般是PCB布線中要求盡量避免的情況，也幾乎成為衡量布線好壞的標(biāo)準(zhǔn)之一,那么直角走線究竟會(huì)對(duì)信號(hào)傳輸產(chǎn)生多大的影響呢？從原理，上說，直角走線會(huì)使傳輸線的線寬發(fā)生變化，造成阻抗的不連續(xù)。其實(shí)不僅是直角走線，鈍角銳角走線都可能造成阻抗變化。直角走線對(duì)信號(hào)的影響主要體現(xiàn)在三個(gè)方面：一是拐角等效為傳輸線上的容性負(fù)載,減緩上升時(shí)間；二是阻抗不連續(xù)會(huì)造成信號(hào)的反射”；三是直角尖端產(chǎn)生的EMI。

蛇形走線時(shí)除了要關(guān)注線寬，更要注意走線之間的間距,具體間距要求和拐角要求參見圖4。

平行走線間距至少要4倍線寬，拐角各線段至少要1.5倍線寬。這些規(guī)則在很多CAD軟件中是不做DRCs檢查的.因此需要布線時(shí)嚴(yán)格檢查。

2.2 走線間距

串?dāng)_是指兩條信號(hào)線之間的耦合、信號(hào)線之間的互感和互容引起線上噪聲。容性耦合引發(fā)耦合電流,而感性耦合引發(fā)耦合電壓。PCB板層的參數(shù)信號(hào)線間距、驅(qū)動(dòng)端和接收端的電氣特性及線端接方式對(duì)串?dāng)_都有-定的影響。串?dāng)_可能是數(shù)據(jù)進(jìn)行高速傳輸中最重要的一個(gè)因素。它是一個(gè)信號(hào)對(duì)另外-一個(gè)信號(hào)耦合所產(chǎn)生的一種不受歡迎的能量值,這個(gè)能量值可能會(huì)導(dǎo)致數(shù)據(jù)傳輸?shù)膩G失和傳輸?shù)腻e(cuò)誤。

在高速走線間,適當(dāng)增加線問距十分必要,將很大程度上減少串?dāng)_(2。若因?yàn)闄C(jī)械結(jié)構(gòu)或者元器件布局的影響,無法全程保持合適的線間距，也應(yīng)讓瓶頸影響最小，圖5所示為一個(gè)線間距布線策略。

2.3 走線分支

分支走線通常扮演一個(gè)天線的角色，會(huì)產(chǎn)生發(fā)射，因此布線時(shí)必須嚴(yán)格遵守EMC準(zhǔn)則，以免對(duì)信號(hào)完整性產(chǎn)生影響。通常在高速信號(hào)走線上加_上拉或下拉電阻，應(yīng)根據(jù)不同的連接方式選擇不同的分支走線策略,如圖6所示為菊花鏈型走線示意圖(3。通常分支走線長(zhǎng)度應(yīng)小于波長(zhǎng)的1/10。

過孔也可以看作信號(hào)的一個(gè)分支,比如在一個(gè)六層板的布線中,信號(hào)從第一層過渡到第三層，因?yàn)槭峭?，相?dāng)于存在一個(gè)貫穿六層的分支走線。解決因?yàn)檫^孔產(chǎn)生影響的唯一辦法是減少過孔的數(shù)量。尤其是連通地、電源平面的過孔,在無法避免的情況下，應(yīng)刪除無連接層的PAD,具體示意可參見圖7。

在設(shè)計(jì)高速PCB板時(shí),對(duì)電源布局布線的處理應(yīng)盡量遵循下面一- 些規(guī)則：

(1)有條件的情況下,盡量采用單獨(dú)的電源層和地層進(jìn)行供電。采用電源網(wǎng)絡(luò)總線時(shí),網(wǎng)孔越多越好,形成許多嵌套的網(wǎng)孔，同時(shí)總線要盡量的寬,以達(dá)到均衡電流，降低噪聲的目的；

(2)電源的走線不能中間細(xì)兩頭粗，以免在上面產(chǎn)生過大的壓降。走線不能突然拐彎,拐彎要采用大于90%的鈍角,最好采用圓弧形走線,電源的過孔要比普通的大些。有條件的話,在過孔處加濾波電容；

(3)對(duì)于那些特別容易產(chǎn)生 聲的部分用地線包圍起來,以免產(chǎn)生的噪聲耦合人電壓。

3.去耦電容的選取與放置

PCB設(shè)計(jì)的常規(guī)做法之一是在電路板的各個(gè)關(guān)鍵部位配置適當(dāng)?shù)娜ヱ铍娙荨?/p>

去耦電容的一般配置原則是：

1)電源輸入端跨接10～ 100uf的電解電容。如有可能,接一百微伏以上的更好。

2)電路板_上每個(gè)集成電路的電源端都要對(duì)地并接一個(gè)a01μF～Q1uF高頻電容,以減小集成電路對(duì)電源的影響,如遇電路板空隙不夠，可每4～8個(gè)集成電路布置一個(gè)1～10pF的電容。

3)對(duì)于抗干擾[6]能力弱關(guān)斷時(shí)電流變化大的元件和存儲(chǔ)元器件,應(yīng)該在集成電路電源和地線之間接入去耦電容。

4)電容的引線不要太長(zhǎng),特別是高頻旁路電容不能帶引線。

結(jié)束語：經(jīng)過多個(gè)產(chǎn)品驗(yàn)證,使用本文設(shè)計(jì)方案和優(yōu)化方案有效提高了產(chǎn)品性能和可靠性,從而縮短了調(diào)試和研發(fā)周期,為產(chǎn)品的順利生產(chǎn)帶來了極大便利。