王 旭

（孤山電子科技（上海）有限公司，上海201108）

1 低功耗設(shè)計(jì)的意義

回顧集成電路的發(fā)展歷程，最初人們最關(guān)心的話題是怎樣將更多的晶體管“塞”進(jìn)同一塊芯片中去，因?yàn)槟莻€(gè)年代芯片制造的成本高得驚人。依據(jù)摩爾定律，面積的富余給了設(shè)計(jì)者更多的空間，追求更高的性能成了第二個(gè)主題。1991年，功耗問題首次被提及，如今功耗已經(jīng)成了諸多芯片設(shè)計(jì)的瓶頸，所以未來一段時(shí)間微電子的發(fā)展將會(huì)由“功耗驅(qū)動(dòng)”。

功耗成為設(shè)計(jì)者最關(guān)心的設(shè)計(jì)指標(biāo)有一定的必然性。首先，便攜設(shè)備功能越來越復(fù)雜，芯片規(guī)模急速增加，然而電池的容量遠(yuǎn)不及摩爾定律增長(zhǎng)迅速，這大大限制了新功能的應(yīng)用。其次，一些高性能的處理器消耗了太多能量，很大一部分轉(zhuǎn)化成了熱，這使得生產(chǎn)廠商要花費(fèi)很高的代價(jià)去考慮芯片的封裝和冷卻等問題，如果處理不好，芯片溫度過高將導(dǎo)致可靠性下降、壽命變短等問題。最后，據(jù)統(tǒng)計(jì)，個(gè)人電腦的耗電量占到了辦公室用電的50%以上，可見低功耗設(shè)計(jì)對(duì)于節(jié)能環(huán)保也有深遠(yuǎn)意義[1]。

2 漏電流的來源分析

隨著晶體管尺寸減小，靜態(tài)功耗所占比例逐漸上升，已經(jīng)成為了功耗的主要來源，如圖1所示。與此同時(shí)，一些小尺寸下的物理效應(yīng)也為原來簡(jiǎn)單的動(dòng)態(tài)功耗、靜態(tài)功耗添加了新的內(nèi)涵。隨著晶體管尺寸的進(jìn)一步縮小，功耗的來源將變得越來越復(fù)雜。

圖1 功耗的來源劃分

在目前比較流行的45 nm工藝條件下，總功耗可分為靜態(tài)和動(dòng)態(tài)，如圖1所示，它們的流向示意圖如圖2所示。下面對(duì)每個(gè)電流的形成機(jī)理做出具體描述并給出計(jì)算公式。

2.1 反向偏置電流

在經(jīng)典CMOS工藝中，襯底接地，N阱接電源，以便與源極或漏極形成寄生反偏二極管，起到電絕緣的效果，但還是有一小部分PN結(jié)反向偏置電流。以NMOS晶體管為例，在漏極到襯底間的勢(shì)壘區(qū)形成反向偏置電流I1，如圖2所示。它的計(jì)算公式如下[2]：

圖2 NMOS電流流向示意圖

式中，μ0為零偏情況下的遷移率；Cox為單位面積下的柵氧電容；W為溝道寬度；Leff為有效溝道長(zhǎng)度；Vtherm為熱電壓。

2.2 穿通電流

穿通電流是由于源/襯底、漏/襯底PN結(jié)接觸時(shí)產(chǎn)生的漏極到源極的電流，如圖2中的I2，它發(fā)生在晶體管截止的狀態(tài)下，可以作為亞閾值電流的一部分去研究。

2.3 漏極導(dǎo)致勢(shì)壘下降效應(yīng)

漏極導(dǎo)致勢(shì)壘下降效應(yīng)（DIBL，Drain-induced barrier lowering）是晶體管工藝尺寸縮小的產(chǎn)物之一。隨著溝道長(zhǎng)度的縮小，源漏區(qū)更加靠近，當(dāng)漏極保持高電壓時(shí)，漏極附近的PN結(jié)耗盡層厚度增加，源漏的耗盡層會(huì)連接在一起。這樣會(huì)造成兩種后果：一是使源漏間勢(shì)壘下降，二是形成穿通電流。這兩種后果都影響了亞閾值電流（參見2.4節(jié)）。勢(shì)壘下降的公式描述如下[3]：

式中，αL為由工藝決定的常數(shù)；L為溝道長(zhǎng)度；ψS為Si-SiO2界面的表面勢(shì)；VSB為源與襯底間電壓。

勢(shì)壘的下降將影響閾值電壓的計(jì)算。

2.4 亞閾值電流

理想NMOS中，VGS小于VTh晶體管關(guān)斷，沒有電流?？墒钱?dāng)VGS小于VTh但大于費(fèi)米能級(jí)時(shí)，溝道弱反型導(dǎo)致亞閾值漏電的產(chǎn)生，如圖2中I3。在長(zhǎng)溝道器件中，可以通過提高閾值來減小亞閾值漏電，可是隨著器件電源電壓的等比例縮小，閾值也隨之下降，這就不可避免地增大了亞閾值漏電，在45 nm BSIM4模型中，考慮到GIBL的亞閾值電流可描述為[4]：

式中，I1為反向偏置電流；n為DIBL效應(yīng)系數(shù)；Voff為考慮到體效應(yīng)和DIBL效應(yīng)的閾值偏移量。

2.5 柵氧隧穿電流

當(dāng)NMOS器件的柵極被正向偏置時(shí)，在柵極下形成了一個(gè)反型層。反型溝道中的電子可以隧穿到正向偏置的柵極，從而產(chǎn)生了柵氧漏電流。同樣地，當(dāng)PMOS晶體管的柵極被反向偏置時(shí)，反向溝道中的空穴可以隧穿到柵極，從而產(chǎn)生空穴隧穿漏電流，如圖2中I4。

MOSFET有兩種柵極隧穿機(jī)制：一種是通過柵氧導(dǎo)電帶的F-N（Fowler-Nordheim）隧穿，另外一種是通過柵絕緣層禁帶能隙的直接隧穿。參考文獻(xiàn)[5]介紹了一種估計(jì)直接隧穿的半經(jīng)驗(yàn)?zāi)Ｐ?，假設(shè)柵氧電壓小于載流子勢(shì)壘高度（Vox＜Φb），則直接隧穿電流密度（A/cm2）為：

圖3所示為兩個(gè)級(jí)連CMOS反相器中的柵氧隧穿電流和亞閾值電流示意圖。根據(jù)國際半導(dǎo)體技術(shù)發(fā)展路線圖的數(shù)據(jù)，柵極電流功耗和亞閾值漏電功耗已經(jīng)超過動(dòng)態(tài)功耗，成為芯片功耗來源的主導(dǎo)之一。

圖3 柵氧隧穿電流和亞閾值電流示意圖

2.6 柵極導(dǎo)致勢(shì)壘下降效應(yīng)

在45 nm工藝中，電壓在1 V左右，柵氧化層厚度為1 nm左右，這樣就形成了很強(qiáng)的電場(chǎng)（E=VDD/Tox）。強(qiáng)電場(chǎng)會(huì)帶來一系列物理效應(yīng)，其中就包括柵極導(dǎo)致勢(shì)壘下降效應(yīng)（GIDL，Gate-Induced Drain Leakage）。由于在制造過程中源漏極有不可避免的橫向擴(kuò)散，所以在柵氧化層下面會(huì)產(chǎn)生一段交疊區(qū)域。以NMOS為例，在晶體管處于關(guān)斷狀態(tài)，漏極為高電平時(shí)尤為明顯。這時(shí)電場(chǎng)足夠強(qiáng)，使得柵漏交疊區(qū)激發(fā)出一個(gè)電子-空穴對(duì)，其中的電子與重?fù)诫s的漏極多子重新組合，空穴將匯入襯底，形成電流，如圖2中的I5。它的大小如下式估算[4]：

式中，AGIDL、BGIDL、CGIDL、EGIDL為漏極的模型經(jīng)驗(yàn)參數(shù)；WeffCJ為漏極擴(kuò)散區(qū)的有效寬度；Nf為器件的插指?jìng)€(gè)數(shù)；VDB為漏與襯底的電壓。

2.7 熱載流子注射電流

熱載流子注射是另一種由強(qiáng)電場(chǎng)所引發(fā)的物理效應(yīng)，由于強(qiáng)電場(chǎng)的存在，漏極附近空間電荷區(qū)中的載流子能量大大提高，平均能量大大超過KT，即等效載流子溫度TC將超過環(huán)境溫度T。這部分熱載流子中，能量超過Si-SiO2界面勢(shì)壘的部分：一是穿過SiO2層形成柵電流；二是注入SiO2，并被陷阱埔獲，形成陷阱電荷；三是陷落前打開了Si-O、Si-H界面鍵，形成受主界面態(tài)。同時(shí)，部分高能載流子與晶格相碰撞，產(chǎn)生電子-空穴對(duì)，空穴被襯底收集，產(chǎn)生襯底電流Isub。

成為熱載流子的通常多是電子，因?yàn)殡娮颖瓤昭ǖ挠行з|(zhì)量更小、勢(shì)壘高度更低。熱載流子注射效應(yīng)在MOSFET開啟和關(guān)斷的狀態(tài)都會(huì)發(fā)生，如圖2中的I6，在BSIM4中的電流計(jì)算式如下[4]：

式中，ALPHA0、ALPHA1、BETA0為模型參數(shù)；VDSeff為為了確保晶體管從線性區(qū)到飽和區(qū)平穩(wěn)過渡而引入的有效漏源電壓；IdsNoSCBE為忽略體效應(yīng)的漏源電流。

2.8 帶間隧穿電流

帶間隧穿發(fā)生在柵氧化層和重?fù)诫s區(qū)的結(jié)合部，如圖2中I7所示。由于電場(chǎng)的作用，能帶彎曲超過禁帶寬度，使得P區(qū)價(jià)帶的電子隧穿到N區(qū)的導(dǎo)帶形成電流，如圖4所示。

圖4 帶間隧穿成因示意圖

電流密度表達(dá)式如下[6]：

式中，A、B為取決于載流子有效質(zhì)量的常量；E為PN結(jié)處的電場(chǎng)強(qiáng)度；VR為PN結(jié)上電壓；Eg為能帶間隙。

2.9 動(dòng)態(tài)開關(guān)功耗

動(dòng)態(tài)開關(guān)功耗是節(jié)點(diǎn)電壓變化時(shí)對(duì)寄生電容充放電所消耗的功耗，如圖2中I8，它也是晶體管開啟時(shí)的正?；顒?dòng)電流，曾經(jīng)是CMOS電路里消耗功耗最多的部分。滿擺幅CMOS門電路的平均開關(guān)功耗表達(dá)式為[7]：

式中，αi為節(jié)點(diǎn)i在一個(gè)時(shí)鐘周期發(fā)生跳變的概率；f為開關(guān)頻率；CL為輸出結(jié)點(diǎn)的集總負(fù)載電容。

2.1 0 短路電流功耗

對(duì)于靜態(tài)CMOS電路，在輸入信號(hào)跳變的瞬間，上拉、下拉網(wǎng)絡(luò)同時(shí)導(dǎo)通，從而在電源與地之間形成了一個(gè)直流通路，這時(shí)所產(chǎn)生的電流稱為短路電流，如圖2中I9所示。根據(jù)上述說明可以給出公式化的產(chǎn)生條件，即VTn＜Vin＜VDD+VTp。短路電流的描述如下[8]：

式中，Iscm為短路電流峰值；tr為輸入信號(hào)上升時(shí)間；tf為輸入信號(hào)下降時(shí)間。

3 結(jié)語

本文介紹了CMOS集成電路的功耗來源，根據(jù)工藝發(fā)展的新變化對(duì)傳統(tǒng)的動(dòng)態(tài)功耗、靜態(tài)功耗、短路功耗的劃分做了一些修正和補(bǔ)充。可以預(yù)見的是，隨著尺寸的進(jìn)一步縮小，靜態(tài)漏電功耗將變得越來越大，更多未知的物理效應(yīng)將會(huì)顯現(xiàn)出來，芯片功耗的來源也將變得越來越復(fù)雜。