李寧 褚慧慧

【摘要】本文設(shè)計出一種以FPGA為控制核心的實時圖像采集系統(tǒng)，選用線陣CCD作為圖像信號采集芯片，通過AD9970將模擬圖像信號轉(zhuǎn)換成數(shù)字信號，并經(jīng)LVDS接口輸出，LVDS信號經(jīng)電平轉(zhuǎn)換模塊轉(zhuǎn)換成LVTTL信號給FPGA，F(xiàn)PGA控制信號緩存并最終發(fā)送給工控機處理。實驗表明，該系統(tǒng)能高速穩(wěn)定地采集焊縫圖像，提高了焊接速度及焊縫成形質(zhì)量。

【關(guān)鍵詞】FPGA；焊縫；圖像采集；自動化

一、焊縫實時圖像采集系統(tǒng)方案

實時圖像采集系統(tǒng)主要由光傳感部分、模數(shù)轉(zhuǎn)換部分，及圖像數(shù)字處理部分組成。整個系統(tǒng)框圖如圖1所示。

本測量系統(tǒng)選用ADI公司專為CCD采集而設(shè)計的模數(shù)轉(zhuǎn)換芯片AD9970，該器件由完整的模擬前端和可編程的時序驅(qū)動器組成，額定像素速率最高可達65MHz，其使用LVDS進行數(shù)字信號輸出。FPGA選用Altera公司的EP3C16Q240C8N芯片，它為CCD傳感器和模數(shù)轉(zhuǎn)換芯片提供時序，保證其正常采集。由模數(shù)轉(zhuǎn)換單元輸出的LVDS信號并不能直接傳送給FPGA，電平轉(zhuǎn)換電路將LVDS信號轉(zhuǎn)換成FPGA可接收的3.3V的LVTTL信號。在高速實時圖像采集時，為避免圖像幀的信息丟失，系統(tǒng)在FPGA中開辟一塊FIFO用于信息的緩存。采集到的圖像信息最終通過以太網(wǎng)接口傳送到工控機中，工控機實時計算焊縫的尺寸和質(zhì)量，再控制焊接機器人進行焊接，在計算到焊接有質(zhì)量問題時，可實時進行補焊，保證焊接質(zhì)量。

二、圖像采集系統(tǒng)模塊設(shè)計（一）CCD傳感器單元設(shè)計

CCD傳感器是整個圖像采集系統(tǒng)的最前端，是核心的部分，其采樣的精度、靈敏度關(guān)系到整個系統(tǒng)的精度。本系統(tǒng)選用東芝公司的TCD1205DG芯片。CCD傳感器進行一次圖像采集包括兩個階段：光積分階段和電荷轉(zhuǎn)移階段。在光積分階段，光電二極管產(chǎn)生的光電荷被儲存起來，形成電勢壘，無效的光電荷被清空。在電荷轉(zhuǎn)移階段，光電二極管電荷通過轉(zhuǎn)移柵轉(zhuǎn)移到移位寄存器中。TCD1205DG芯片要實現(xiàn)這兩個階段，需要5個驅(qū)動信號、兩個移位脈沖信號、一個轉(zhuǎn)移脈沖信號、一個復位脈沖信號和一個鉗位脈沖信號。根據(jù)傳感器的脈沖時序圖，在FPGA中設(shè)計對應(yīng)時序脈沖即可實現(xiàn)傳感器的正常采集。

為了提升圖像采集精度，系統(tǒng)設(shè)計了專門的去噪聲流程，采用雙采樣法去噪。雙采樣法去噪聲是指同時采樣兩種信號，一種參考電平，一種正常的信號電平，因信號電平和參考電平中同時含有噪聲，而且噪聲量相同，所以將兩種信號相減便可去掉噪聲。

（二）模數(shù)轉(zhuǎn)換單元設(shè)計

針對CCD信號的處理，很多公司推出了專用的處理芯片，其中ADI公司在該領(lǐng)域非常突出。本采集系統(tǒng)選用的AD9970芯片，是一款集成度很高的CCD信號處理器，內(nèi)部包含了相關(guān)雙采樣、可編程式增益放大、電平較正和精確時鐘等功能，大大簡化了外部電路的設(shè)計。實現(xiàn)雙采樣的功能需要3路脈沖，一路脈沖提供時鐘基準，一路脈沖采集參考電平，另一路脈沖采集所需的電平信號。兩路電平信號相減后在時鐘基準的上升沿送入14位AD轉(zhuǎn)換器進行模數(shù)轉(zhuǎn)換。配置芯片內(nèi)部增益放大器，可提升信號的采樣精度。本系統(tǒng)設(shè)置成最大增益42dB。AD轉(zhuǎn)換器的速度設(shè)置為最大65MHz，并開啟精確時鐘內(nèi)核以240ps的分辨率調(diào)整高速時鐘。模數(shù)轉(zhuǎn)換單元最終以65MHz的像素速率輸出LVDS信號。

（三）電平轉(zhuǎn)換單元

本采集系統(tǒng)選用TI公司的DS90CF384做電平轉(zhuǎn)換芯片，該芯片最高可轉(zhuǎn)換28位有效數(shù)據(jù)，65MHz的時鐘速率。模數(shù)轉(zhuǎn)換單元14位有效數(shù)據(jù)和一對時鐘信號輸入DS90CF384，很方便就轉(zhuǎn)換成14位并行的LVTTL數(shù)據(jù)。

（四）FPGA的FIFO設(shè)計

本采集系統(tǒng)在FPGA內(nèi)部實現(xiàn)了一個142048的異步FIFO。14位與LVTTL數(shù)據(jù)位相對應(yīng)，2048的深度可存下整幀的數(shù)據(jù)。FIFO采用雙向RAM設(shè)計，可同時讀寫數(shù)據(jù)，其有兩個不同的時鐘域，一個用于讀數(shù)據(jù)，一個用于寫數(shù)據(jù)。讀寫數(shù)據(jù)的地址有FIFO內(nèi)部的邏輯電路給出，外部電路只需要給出讀寫的時鐘信號和讀寫的控制信號就可操作FIFO。另外，設(shè)置FIFO存儲狀態(tài)指示，當FIFO已滿時，禁止繼續(xù)寫入，并立刻將存儲信息發(fā)送給工控機。

（五）以太網(wǎng)接口設(shè)計

選用LAN8720以太網(wǎng)物理層芯片，此芯片具有超低功耗，超小尺寸，并通過RMII接口連接，F(xiàn)PGA對其時序控制方便簡潔。系統(tǒng)應(yīng)用TCP/IP協(xié)議作數(shù)據(jù)傳輸，此傳輸協(xié)議需通信雙方相互驗證信息，是嚴謹?shù)耐ㄐ艆f(xié)議，可確保通信數(shù)據(jù)的準確。

三、結(jié)語

對于焊縫成形的實時采集，采集速度和精度決定了對成形質(zhì)量的判斷速度和精度，本文利用FPGA技術(shù)，對采集芯片、模數(shù)轉(zhuǎn)換芯片提供時序邏輯，并設(shè)計數(shù)據(jù)緩存塊，實現(xiàn)了對焊縫圖像的高速采集，為焊縫成形質(zhì)量測量提供了一個簡單、穩(wěn)定、易操作的圖像采集方案；采用Verilog語言編寫時序代碼，易于電路的動態(tài)調(diào)整，通用性和可移植性好，對于焊縫檢測具有較高的應(yīng)用價值。

參考文獻

[1]王德勝，康令州.基于FPGA的實時圖像采集與預(yù)處理[J].器件與應(yīng)用，2011，35（03）：32～35.