張勝 李方云 曹家慶

摘要：在QuartusII6.0的IDE環(huán)境下利用VHDL技術(shù)設(shè)計(jì)并實(shí)現(xiàn)了一個(gè)基于CycloneⅡ系列的FPGA芯片的16位模型機(jī)，能夠?qū)崿F(xiàn)加減乘除算術(shù)運(yùn)算、與或非邏輯運(yùn)算以及進(jìn)行算術(shù)左右移運(yùn)算。對(duì)模型機(jī)各部件設(shè)計(jì)、編譯和仿真成功后，下載到SOPC/EDA實(shí)驗(yàn)平臺(tái)進(jìn)行測(cè)試，達(dá)到了預(yù)期效果。

關(guān)鍵詞：CPU設(shè)計(jì)；VHDL；Quartus II；FPGA

中圖分類號(hào)：G642.0 文獻(xiàn)標(biāo)志碼：A 文章編號(hào)：1674-9324（2018）13-0275-04

近年來(lái)，隨著電子設(shè)計(jì)自動(dòng)化技術(shù)的不斷發(fā)展，基于現(xiàn)場(chǎng)可編程（FPGA）技術(shù)設(shè)計(jì)嵌入式CPU突破了原有的技術(shù)瓶頸，使產(chǎn)品的開(kāi)發(fā)周期大為縮短，性價(jià)比也大幅提高。特別是隨著硬件描述語(yǔ)言（VHDL）綜合工具功能和性能的提高，計(jì)算機(jī)中許多重要的元器件，甚至是整個(gè)CPU都用硬件描述語(yǔ)言來(lái)設(shè)計(jì)和表達(dá)，形成了所謂的單片系統(tǒng)——SOC和SOPC。

本文是計(jì)算機(jī)組成原理課程中綜合實(shí)驗(yàn)的內(nèi)容之一，以計(jì)算機(jī)基本組成和原理為基礎(chǔ)，利用EDA中的VHDL技術(shù)在CycloneⅡ系列的FPGA芯片上設(shè)計(jì)、實(shí)現(xiàn)一個(gè)16位模型計(jì)算機(jī)，主要側(cè)重于CPU設(shè)計(jì)，要求能夠?qū)崿F(xiàn)加減乘除算術(shù)運(yùn)算、與或非邏輯運(yùn)算以及左右移運(yùn)算等基本功能。

一、模型機(jī)的硬件設(shè)計(jì)

簡(jiǎn)易16位模型機(jī)模塊設(shè)計(jì)如圖1所示，包括的部件有存儲(chǔ)器（RAM）、內(nèi)存緩存寄存器（MBR）、內(nèi)存地址寄存器（MAR）、控制器（CU）、程序計(jì)數(shù)器（PC）、指令寄存器（IR）、緩沖寄存器（BR）、累加器（ACC）、乘法寄存器（MR）和運(yùn)算器（ALU）。圖中帶箭頭的粗線表示模型機(jī)的數(shù)據(jù)流，帶箭頭的細(xì)線表示模型機(jī)中的控制信息（CS）。系統(tǒng)將累加器和乘法寄存器一并設(shè)計(jì)在運(yùn)算器中。

二、指令系統(tǒng)設(shè)計(jì)

1.指令設(shè)計(jì)。系統(tǒng)采用單地址指令結(jié)構(gòu)，指令字包含操作碼和地址碼兩部分，前者描述指令的功能，如加減乘除、與或非、左右移等，后者指明數(shù)據(jù)在內(nèi)部存儲(chǔ)器的位置。為了簡(jiǎn)便起見(jiàn)，內(nèi)部存儲(chǔ)器大小設(shè)定為256×16bits，操作碼和地址碼各占8位。系統(tǒng)中指令集如表1所示，[x]表示內(nèi)存地址為x的內(nèi)容，例如，指令字（03C8）16表示加指令，其功能是將內(nèi)存地址C8存儲(chǔ)單元的值與ACC的值相加后結(jié)果存入ACC中。

2.微指令設(shè)計(jì)。微指令由操作控制字段（16位）和順序控制字段（8位）組成。前者是CU產(chǎn)生的16位控制信號(hào)，實(shí)現(xiàn)對(duì)各部件的操作控制，后者通過(guò)邏輯判斷完成下一條微指令的尋址。微指令中操作控制字段功能分配如表2所示。其中，C[3..0]是ALU的操作選擇信號(hào)，可控制執(zhí)行設(shè)計(jì)的16種算術(shù)邏輯操作之一。本系統(tǒng)選用了10種方式，對(duì)ACC進(jìn)行清零、加減乘除、與或非和移位操作。C[5..4]是MBR的輸入選擇信號(hào)，01傳入主存信息，10傳入ALU計(jì)算結(jié)果信息。C[7..6]是MAR的輸入選擇信號(hào)，01傳入MAR信息尋找下一條數(shù)據(jù)信息，10傳入PC信號(hào)尋找下一條指令。C[9..8]是PC的控制選擇信號(hào)，01是PC+1定位下一條指令地址，10是傳入MBR[7..0]的數(shù)據(jù)地址。C[10]控制是否將緩存高8位信息傳入IR，對(duì)其進(jìn)行譯碼。C[11]控制是否將緩存信息傳入BR，對(duì)其進(jìn)行ALU計(jì)算。C[12]控制CU是否終止操作，即結(jié)束模型機(jī)工作。C[15]控制對(duì)主存的寫和讀。通過(guò)這些控制信號(hào)使模型機(jī)按時(shí)序正常運(yùn)行。

3.微程序設(shè)計(jì)。系統(tǒng)采用微程序控制器對(duì)指令進(jìn)行譯碼。每條指令對(duì)應(yīng)一個(gè)微程序。指令周期包括取指周期（T1、T2、T3三個(gè)時(shí)鐘周期）和執(zhí)行周期（T4、T5、T6、T7等若干個(gè)時(shí)鐘周期）兩部分，各指令對(duì)應(yīng)的微操作如表3所示。

三、系統(tǒng)仿真與測(cè)試

邏輯電路的設(shè)計(jì)與仿真是在QuartusII6.0的環(huán)境下完成的，硬件測(cè)試平臺(tái)為杭州康芯電子有限公司在“SOPC/EDA組成原理實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)”上完成。

測(cè)試程序代碼與數(shù)據(jù)通過(guò)編輯lpm_ram_dq0配置文件ram.mif，并將其保存在與實(shí)驗(yàn)電路CPU.bdf工程所在的文件夾中，與實(shí)驗(yàn)電路CPU.bdf一同編譯后，得到下載文件CPU.sof。ram.mif內(nèi)容如圖2所示，內(nèi)存地址[00]至[1B]為測(cè)試代碼，[A0]至[B2]為測(cè)試數(shù)據(jù)。其中，[00]至[1C]測(cè)試表1中列示的算術(shù)和邏輯命令，[0D]至[17]為計(jì)算1—100的整數(shù)求和（結(jié)果為5050），[18]至[1A]表示將求和的結(jié)果除5，用來(lái)測(cè)試除法指令。

1.仿真測(cè)試。設(shè)計(jì)波形激勵(lì)文件，進(jìn)行波形仿真，仿真結(jié)果如圖3所示。從仿真結(jié)果看，達(dá)到了預(yù)期的設(shè)計(jì)要求，因文章篇幅限制，圖中列示了部分仿真結(jié)果。

2.下載至實(shí)驗(yàn)平臺(tái)測(cè)試。在SOPC/EDA組成原理實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)上進(jìn)行FPGA芯片類型的選擇、內(nèi)部電路模式選擇及引腳綁定。（1）芯片選擇：Cyclone系列的EP1C6Q240C8。（2）時(shí)鐘信號(hào)：clk選用clock2（=4khz），ram_clk選用clock0（=8khz）。（3）內(nèi)部電路模式：0號(hào)電路。（4）Reset信號(hào)：鍵8。（5）數(shù)碼管：左邊高4位為ACC值，右邊低4位為BR值。實(shí)驗(yàn)結(jié)果達(dá)到了設(shè)計(jì)要求。

四、結(jié)語(yǔ)

本文利用了VHDL技術(shù)設(shè)計(jì)并實(shí)現(xiàn)了一個(gè)簡(jiǎn)易的16位模型機(jī)，能夠?qū)崿F(xiàn)簡(jiǎn)單的算術(shù)邏輯運(yùn)算，讓學(xué)生能夠深入理解計(jì)算機(jī)的基本組成、內(nèi)部結(jié)構(gòu)和工作原理，為后續(xù)計(jì)算機(jī)軟硬件課程學(xué)習(xí)打下了良好的基礎(chǔ)。由于時(shí)間關(guān)系，本系統(tǒng)設(shè)計(jì)仍然存在某些不足，如時(shí)序控制、指令系統(tǒng)過(guò)于簡(jiǎn)單、沒(méi)有考慮運(yùn)算結(jié)果（如溢出、負(fù)值、零值等）對(duì)控制器的影響等問(wèn)題，但是該模型機(jī)基本能夠?qū)崿F(xiàn)計(jì)算機(jī)系統(tǒng)中所用的關(guān)鍵指令。

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