龐春輝，王紹東

(中國(guó)電子科技集團(tuán)公司第十三研究所，河北 石家莊 050051)

0 引言

從20世紀(jì)50年代開(kāi)始，空間技術(shù)的發(fā)展極大地推動(dòng)了頻率源技術(shù)的發(fā)展，我國(guó)在此時(shí)也開(kāi)始了對(duì)相關(guān)技術(shù)的研究和應(yīng)用工作[1]。迄今為止，頻率源技術(shù)已廣泛應(yīng)用到航天及通信等領(lǐng)域，對(duì)其提出了更高的要求。捷變頻、小步進(jìn)、高頻率和低相噪等指標(biāo)越來(lái)越受到工程的青睞。但是上述各個(gè)指標(biāo)會(huì)互相制約[2]，如何選擇合適的頻率合成方案使其整體性能達(dá)到最優(yōu)成為工程設(shè)計(jì)的難題[3]。為了解決這一難題，已有技術(shù)人員提出了采用DDS和PLL相結(jié)合的技術(shù)實(shí)現(xiàn)高性能頻率源[3]。本文提出了結(jié)合直接頻率合成和間接頻率合成優(yōu)點(diǎn)對(duì)頻率源進(jìn)行設(shè)計(jì)的思路，實(shí)現(xiàn)Ka波段頻率輸出，具有低相噪、快速跳頻和高雜散抑制的特點(diǎn)。

1 頻率源實(shí)現(xiàn)原理

頻率源的實(shí)現(xiàn)主要有直接頻率合成、直接數(shù)字(DDS)頻率合成、間接(鎖相)頻率合成3種方式。直接頻率合成頻率源的優(yōu)點(diǎn)是頻率跳變速度快、相位噪聲低；其缺點(diǎn)是體積較大、雜散成本高。直接數(shù)字頻率合成頻率源的優(yōu)點(diǎn)是頻率跳變速度快、頻率分辨力高；缺點(diǎn)是輸出頻率不高、雜散高。間接頻率合成頻率源的優(yōu)點(diǎn)是輸出頻率范圍寬、雜散低和電路簡(jiǎn)單；缺點(diǎn)是頻率跳變速度慢[4]。

由以上分析可得，如果用單一方式設(shè)計(jì)頻率源，跳頻時(shí)間和頻率步進(jìn)相互制約，同時(shí)也較難實(shí)現(xiàn)低相位噪聲和高頻率輸出。從電路簡(jiǎn)單、小體積考慮，鎖相是最好的實(shí)現(xiàn)方式，但是輸出頻率要達(dá)到Ka波段，直接鎖相輸出沒(méi)有合適的壓控振蕩器，且無(wú)法滿足快速跳頻要求，所以本次設(shè)計(jì)采用直接頻率合成和鎖相頻率合成相組合的方法，綜合二者的優(yōu)點(diǎn)，實(shí)現(xiàn)了低相位噪聲、快速跳頻和小步進(jìn)的技術(shù)指標(biāo)。

頻率源要實(shí)現(xiàn)輸出頻率為30～31 GHz，倍頻前的頻率需為15～15.5 GHz。如果此頻率用一個(gè)單環(huán)實(shí)現(xiàn)，無(wú)法實(shí)現(xiàn)低相位噪聲和快速跳頻，所以用一個(gè)大步進(jìn)鎖相源和一個(gè)小步進(jìn)鎖相源混頻得到15～15.5 GHz信號(hào)。

用2個(gè)信號(hào)相加方式得到倍頻所需的基頻信號(hào)，相加信號(hào)頻率的選擇非常關(guān)鍵，需要考慮混頻雜波抑制、相位噪聲和跳頻步進(jìn)等因素。經(jīng)綜合考慮，選擇小步進(jìn)鎖相源輸出信號(hào)頻率為1～1.1 GHz，步進(jìn)為10 MHz；大步進(jìn)鎖相源輸出頻率為14～14.4 GHz，步進(jìn)為100 MHz。2個(gè)信號(hào)混頻后得到跳頻步進(jìn)為10 MHz的15～15.5 GHz信號(hào)，倍頻后最終得到跳頻步進(jìn)為20 MHz，頻率為30～31 GHz的信號(hào)。

頻率源實(shí)現(xiàn)原理如圖1所示。

圖1 頻率源實(shí)現(xiàn)原理

2 頻率源電路設(shè)計(jì)

整個(gè)頻率源系統(tǒng)指標(biāo)實(shí)現(xiàn)的關(guān)鍵在于鎖相電路設(shè)計(jì)和電磁兼容設(shè)計(jì)。

2.1 鎖相電路設(shè)計(jì)

鎖相電路在環(huán)路帶寬內(nèi)，系統(tǒng)輸出的相位噪聲主要取決于參考信號(hào)和數(shù)字鑒相器基底噪聲，在環(huán)路帶寬外，相位噪聲則主要由VCO決定[5]，所以環(huán)路器件的選取非常重要。

參考信號(hào)選用國(guó)產(chǎn)定制低相噪晶振，相位噪聲為-160 dBc/Hz@1 kHz。

小步進(jìn)鎖相源鑒相器選用AD公司的ADF4106[6]，該鑒相器有6 GHz帶寬，獨(dú)立的電荷泵(VP)可在3 V系統(tǒng)中提供擴(kuò)展的調(diào)諧電壓。大步進(jìn)鎖相源鑒相器選用AD公司的HMC704LP4E[7]，該鑒相器是一款低相噪鎖相環(huán)芯片，其最高工作頻率可達(dá)8 GHz，具有整數(shù)模式和小數(shù)模式，噪聲基底在整數(shù)模式下為-233 dBc/Hz，最高參考輸入頻率高達(dá)350 MHz，在整數(shù)模式下鑒相頻率最高位115 MHz。

小步進(jìn)鎖相源和大步進(jìn)鎖相源均選用國(guó)產(chǎn)定制VCO，小步進(jìn)鎖相源VCO相位噪聲為-119 dBc/Hz@100 kHz，大步進(jìn)鎖相源VCO相位噪聲為-112 dBc/Hz@100 kHz。

對(duì)環(huán)路內(nèi)相位噪聲進(jìn)行推導(dǎo)[6]，

PNSYNTH=PNTOT+10lgFPFD+20lgN，

(1)

式中，PNSYNTH為環(huán)路內(nèi)相位噪聲；PNTOT為鑒相器歸一化相位噪聲；FPFD為鑒相頻率；N為分頻比。

小步進(jìn)鎖相源輸出信號(hào)最高頻率為1.1 GHz，鑒相頻率為10 MHz，分頻比為110，鑒相器ADF4106噪聲基底為-219 dBc/Hz，由式(1)可得小步進(jìn)鎖相源環(huán)路帶寬內(nèi)相位噪聲理論值為：

PN(1.1 GHz)= -219+10lg107+20lg110=

-108.2 dBc/Hz。

大步進(jìn)鎖相源輸出信號(hào)最高頻率為14.4 GHz，鑒相頻率為100 MHz，分頻比為144，鑒相器HMC704LP4E噪聲基底為-233 dBc/Hz，由式(1)可得大步進(jìn)鎖相源環(huán)路帶寬內(nèi)相位噪聲理論值為：

PN(14.4 GHz)= -233+10lg108+20lg144=

-109.8 dBc/Hz。

利用軟件對(duì)鎖相環(huán)路進(jìn)行仿真，得到小步進(jìn)鎖相源環(huán)路濾波器電路如圖2所示，相位噪聲仿真結(jié)果如圖3所示，結(jié)果為-108.3 dBc/Hz@10 kHz；得到大步進(jìn)鎖相源環(huán)路濾波器電路如圖4所示，相位噪聲仿真結(jié)果如圖5所示，結(jié)果為-109.4 dBc/Hz@10 kHz。二者的相位噪聲理論計(jì)算結(jié)果和仿真結(jié)果相近。系統(tǒng)最終輸出信號(hào)相位噪聲取決于最差信號(hào)，倍頻后相噪惡化理論計(jì)算為6 dB，實(shí)際會(huì)更高，最終信號(hào)相位噪聲預(yù)計(jì)為-100 dBc/Hz@10 kHz左右。

圖2 小步進(jìn)鎖相源環(huán)路濾波器電路圖

圖3 小步進(jìn)鎖相源相位噪聲仿真結(jié)果

圖4 大步進(jìn)鎖相源環(huán)路濾波器電路

圖5 大步進(jìn)鎖相源相位噪聲仿真結(jié)果

環(huán)路的鎖定時(shí)間取決于跳變頻率間隔和環(huán)路寬度[8]，一般跳頻頻率間隔由系統(tǒng)決定，在兼顧鑒相泄露指標(biāo)情況下，盡量設(shè)計(jì)較大的環(huán)路帶寬。鎖定時(shí)間的理論計(jì)算較為繁瑣，一般利用軟件進(jìn)行仿真。由圖6可得小步進(jìn)鎖相源鎖定時(shí)間仿真結(jié)果為10 μs左右，加上單片機(jī)10 μs發(fā)數(shù)時(shí)間，總跳頻時(shí)間為20 μs。由圖7可得大步進(jìn)鎖相源鎖定時(shí)間仿真結(jié)果為4 μs左右，加上單片機(jī)10 μs發(fā)數(shù)時(shí)間，總跳頻時(shí)間為14 μs。系統(tǒng)總跳頻時(shí)間由最慢的環(huán)路決定，所以系統(tǒng)總跳頻時(shí)間分析結(jié)果約為20 μs。

圖6 小步進(jìn)鎖相源鎖定時(shí)間仿真結(jié)果

圖7 大步進(jìn)鎖相源鎖定時(shí)間仿真結(jié)果

2.2 電磁兼容設(shè)計(jì)

在頻率源設(shè)計(jì)過(guò)程中，電磁兼容設(shè)計(jì)舉足輕重，特別是在頻率源性能指標(biāo)要求十分高的情況下，電磁兼容設(shè)計(jì)的好壞，往往是設(shè)計(jì)成敗的關(guān)鍵因素[9]。

射頻電路為分布參數(shù)電路，當(dāng)電路工作時(shí)，會(huì)受到趨膚效應(yīng)和耦合效應(yīng)的影響，產(chǎn)生干擾輻射，本系統(tǒng)主要從PCB設(shè)計(jì)、接地設(shè)計(jì)和屏蔽設(shè)計(jì)等幾個(gè)方面進(jìn)行電磁兼容設(shè)計(jì)[10]。

PCB設(shè)計(jì)是頻率源設(shè)計(jì)的最初步驟，布局的關(guān)鍵是使RF路徑上的元器件定位，通過(guò)調(diào)整元器件方向，使RF路徑的長(zhǎng)度最小，使輸入與輸出、高功率電路與低功率電路、數(shù)字信號(hào)和射頻信號(hào)有效隔離[11]。

接地設(shè)計(jì)是使接地阻抗接近于零，以使信號(hào)回流路徑阻抗最小。合理的接地設(shè)計(jì)可抑制電磁噪聲、減少電磁對(duì)電路的干擾。

屏蔽設(shè)計(jì)是通過(guò)切斷場(chǎng)之間的耦合方式來(lái)提高射頻電路之間的隔離度，可抑制高頻電磁場(chǎng)之間互相干擾。頻率源設(shè)計(jì)依照電路功能的不同分開(kāi)幾個(gè)單元進(jìn)行屏蔽，如小步進(jìn)鎖相源采用管殼封裝，大步進(jìn)鎖相源采用鋁合金盒體，混頻、倍頻電路采用局部鍍金的鋁合金盒體進(jìn)行屏蔽。

3 頻率源電路實(shí)現(xiàn)

頻率源設(shè)計(jì)主要依靠工藝進(jìn)行電路的實(shí)現(xiàn)，本設(shè)計(jì)中應(yīng)用了3種工藝：表面組裝工藝(SMT)、高溫共燒陶瓷工藝(HTCC)和多芯片組件工藝(MCM)。

3.1 表面貼裝工藝

SMT是指通過(guò)一定的工藝、設(shè)備、材料將表面安裝器件貼裝在PCB(或其他基板)表面，并進(jìn)行焊接、清洗、測(cè)試而最終完成組裝。SMT工藝按組裝方式可分為全表面組裝、單面組裝和雙面組裝[12]。

大步進(jìn)鎖相源使用了較多表貼元器件，適合采用SMT工藝，因其發(fā)熱量較大，所以采用單面組裝，底面燒焊在盒體上，以利于散熱，實(shí)物圖如圖8所示。

圖8 小步進(jìn)鎖相源實(shí)物

3.2 高溫共燒陶瓷工藝

氮化鋁陶瓷作為一種典型的高溫共燒陶瓷，是一種新型的高導(dǎo)熱基板和封裝材料，具有高熱導(dǎo)率、低熱膨脹系數(shù)、低介電常數(shù)、低介質(zhì)損耗和高機(jī)械強(qiáng)度等特點(diǎn)[13]。HTCC是MCM中的多層布線基板技術(shù)，利用該技術(shù)將多個(gè)集成電路芯片和其他元器件高密度組裝在多層互連基板上，然后封裝在同一殼體內(nèi)，以形成高密度、高可靠的專(zhuān)用電子產(chǎn)品。

小步進(jìn)鎖相源采用HTCC工藝，版圖和管殼一體化設(shè)計(jì)，將VCO、鑒相器和環(huán)路濾波器集成，使其小型化。鎖相源內(nèi)有參考信號(hào)、分頻信號(hào)、射頻信號(hào)和數(shù)字信號(hào)等多種信號(hào)，小型化后信號(hào)容易相互串?dāng)_。在頻率源設(shè)計(jì)時(shí)，將電源信號(hào)、數(shù)字信號(hào)和射頻信號(hào)分布在不同的層，通過(guò)過(guò)孔層壓技術(shù)實(shí)現(xiàn)電氣及微波互連，實(shí)現(xiàn)了較高的雜散抑制。小步進(jìn)鎖相源電路的實(shí)物圖如圖9所示。

圖9 小步進(jìn)鎖相源實(shí)物

3.3 多芯片組件工藝

MCM是將多塊未封裝的芯片高密度安裝在同一塊基板上構(gòu)成的部件，省去了芯片的封裝材料和工藝，節(jié)約了原材料，減少了制造工藝，縮小了組件封裝尺寸和重量。MCM是高密度組裝產(chǎn)品，其互連長(zhǎng)度極大縮短，與封裝好的表貼元器件相比，減少了外引線寄生效應(yīng)對(duì)電路高頻、高速性能的影響，芯片間的延遲減少了75%[14]。

本設(shè)計(jì)中的倍頻、濾波等電路工作頻率較高，器件之間的連通需要良好的匹配，必須減少連通過(guò)程中寄生效應(yīng)的影響，所以該部分電路實(shí)現(xiàn)采用多芯片組件工藝。此部分實(shí)物圖如圖10所示。

圖10 倍頻、濾波電路實(shí)物

4 頻率源測(cè)試結(jié)果分析

4.1 相位噪聲測(cè)試結(jié)果分析

最終輸出信號(hào)偏離主頻10 kHz處的相位噪聲測(cè)試結(jié)果如圖11所示。

圖11 最終輸出信號(hào)相位噪聲測(cè)試結(jié)果

由圖11可得，最終輸出信號(hào)實(shí)測(cè)相位噪聲為-97.0 dBc/Hz@10 kHz，與理論計(jì)算結(jié)果相差3 dB。這是因?yàn)槔碚撚?jì)算及仿真都是在理想情況下進(jìn)行的，而實(shí)際阻容元器件等會(huì)帶入熱噪聲，電源噪聲也會(huì)使有用信號(hào)相位噪聲惡化。

4.2 雜散抑制測(cè)試結(jié)果分析

最終輸出信號(hào)雜散抑制測(cè)試結(jié)果如圖12所示。由圖12可得，輸出信號(hào)功率為14.96 dBm，雜散抑制在75 dB左右，這表明各單元電路電磁兼容設(shè)計(jì)良好，未有互相串?dāng)_現(xiàn)象，混頻頻率選取比較恰當(dāng)，混頻后和倍頻后的濾波效果比較好。

圖12 雜散抑制測(cè)試結(jié)果

4.3 跳頻時(shí)間測(cè)試結(jié)果分析

用示波器對(duì)跳頻時(shí)間進(jìn)行測(cè)試，單片機(jī)發(fā)數(shù)時(shí)間為6 μs，這是因?yàn)閱纹瑱C(jī)使用了SPI技術(shù)，使其實(shí)際發(fā)數(shù)時(shí)間與預(yù)測(cè)值比有了提高。最終輸出信號(hào)跳頻時(shí)間是小步進(jìn)鎖相源和大步進(jìn)鎖相源混頻后的結(jié)果，測(cè)試值為16 μs，全溫下全帶寬總跳頻時(shí)間為22 μs。

目前國(guó)內(nèi)公布的同頻段頻率源產(chǎn)品，相位噪聲大多在-92 dBc/Hz@10 kHz，本設(shè)計(jì)與之對(duì)比有了5 dB左右的提高，優(yōu)勢(shì)明顯。雜散抑制和跳頻時(shí)間達(dá)到了同類(lèi)型設(shè)計(jì)較高水平。本設(shè)計(jì)使用鎖相實(shí)現(xiàn)跳頻并不是最快跳頻方式，要實(shí)現(xiàn)高速跳頻必須使用DDS技術(shù)，但是DDS有其局限性，并不適合應(yīng)用在某些系統(tǒng)。

5 結(jié)束語(yǔ)

本文綜合直接頻率合成和鎖相2種方式的優(yōu)點(diǎn)，通過(guò)合理分配小步進(jìn)鎖相源和大步進(jìn)鎖相源的

頻率，采用高性能的元器件、合理的電路設(shè)計(jì)和電磁兼容設(shè)計(jì)，實(shí)現(xiàn)了系統(tǒng)低相位噪聲、快速跳頻和高雜散抑制的信號(hào)輸出。測(cè)試結(jié)果表明，采用綜合方式設(shè)計(jì)的頻率源比采用單一方式實(shí)現(xiàn)的頻率源具有更高的指標(biāo)優(yōu)勢(shì)。今后在混頻環(huán)鎖相、VCO電壓預(yù)置和DDS技術(shù)等方面進(jìn)一步探索，使頻率源實(shí)現(xiàn)更低相位噪聲、更快速度跳頻，以滿足電子設(shè)備發(fā)展的需要。

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