肖 成

(湖南信息職業(yè)技術(shù)學(xué)院,湖南 長(zhǎng)沙 410200 )

雙DSP為核心導(dǎo)航計(jì)算機(jī)的模塊化設(shè)計(jì)*

肖 成

(湖南信息職業(yè)技術(shù)學(xué)院,湖南 長(zhǎng)沙 410200 )

為滿足慣性導(dǎo)航系統(tǒng)更高實(shí)時(shí)性、精確度的定位和導(dǎo)航需求，提出一種基于雙DSP和FPGA嵌入式計(jì)算機(jī)平臺(tái)的設(shè)計(jì)方法，雙DSP主要完成導(dǎo)航數(shù)據(jù)的處理，F(xiàn)PGA主要用于對(duì)慣性敏感元件的數(shù)據(jù)采集和簡(jiǎn)單處理以及與外界的通信，本文從系統(tǒng)總體設(shè)計(jì)、硬件設(shè)計(jì)、FPGA邏輯設(shè)計(jì)、軟件設(shè)計(jì)等方面詳細(xì)說(shuō)明該方法的實(shí)現(xiàn)，從而滿足了系統(tǒng)要求.

DSP；導(dǎo)航計(jì)算機(jī)；FPGA

引言

導(dǎo)航是指引導(dǎo)某一設(shè)備從指定地點(diǎn)沿特定的路線準(zhǔn)確到達(dá)目的地的方法，對(duì)于車輛、近地飛行的飛行器或是航行的船舶來(lái)說(shuō)，當(dāng)前常用的導(dǎo)航方法是INS(Internet Navigation System, 慣性導(dǎo)航系統(tǒng))，該系統(tǒng)通過(guò)分析裝置在車輛、飛行器和船舶上的慣性敏感元件測(cè)得的加速度和角速度數(shù)據(jù)，推算出載體的坐標(biāo)、速度和姿態(tài)等信息，將航向、姿態(tài)角、速度等信息提供給駕駛員，以實(shí)現(xiàn)對(duì)載體的正確駕駛.為了實(shí)現(xiàn)更高實(shí)時(shí)性、精確度的定位和導(dǎo)航需求，原有的DSP+FPGA導(dǎo)航計(jì)算機(jī)已經(jīng)逐漸不能滿足這種需求，因此，本文設(shè)計(jì)一種以雙DSP為核心的導(dǎo)航計(jì)算機(jī)系統(tǒng)，充分利用了DSP強(qiáng)大的數(shù)字信號(hào)處理能力和FPGA強(qiáng)大的高速并行處理能力.

1 導(dǎo)航計(jì)算機(jī)系統(tǒng)的總體設(shè)計(jì)

導(dǎo)航計(jì)算機(jī)的主要設(shè)計(jì)功能為數(shù)據(jù)的輸入輸出以及數(shù)據(jù)的處理計(jì)算，其中，數(shù)據(jù)的輸入輸出主要包括初始化對(duì)準(zhǔn)信息和控制信息、收集慣性敏感元件檢測(cè)到的信號(hào)、接收上位機(jī)發(fā)出的矯正信息、輸出關(guān)于導(dǎo)航參數(shù)的計(jì)算結(jié)果；數(shù)據(jù)的處理計(jì)算主要包括初始對(duì)準(zhǔn)、濾波、導(dǎo)航計(jì)算、在線矯正、誤差補(bǔ)償?shù)龋瑸榱烁玫匕l(fā)揮DSP和FPGA的性能，本系統(tǒng)采用FPGA完成對(duì)慣性敏感元件的數(shù)據(jù)采集和簡(jiǎn)單處理以及與外界的通信，采用DSP完成導(dǎo)航算法的處理，系統(tǒng)的總體設(shè)計(jì)結(jié)構(gòu)圖如圖1所示.

圖1 系統(tǒng)總體設(shè)計(jì)結(jié)構(gòu)圖

2 硬件設(shè)計(jì)

系統(tǒng)的硬件設(shè)計(jì)主要包括三個(gè)方面：數(shù)據(jù)采集系統(tǒng)、DSP外圍電路、FPGA基礎(chǔ)平臺(tái)，其中數(shù)據(jù)采集部分主要負(fù)責(zé)系統(tǒng)中所有信號(hào)的輸入，其硬件設(shè)計(jì)應(yīng)根據(jù)不同信號(hào)的不同的輸入格式，設(shè)計(jì)相應(yīng)的接口電路；DSP外圍電路主要是對(duì)Flash的讀寫(xiě)操作和與FPGA的數(shù)據(jù)通信；FPGA基礎(chǔ)平臺(tái)主要將A/D轉(zhuǎn)換后的數(shù)據(jù)進(jìn)行采集并發(fā)送給DSP進(jìn)行解算.

2.1數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

導(dǎo)航系統(tǒng)的數(shù)據(jù)采集系統(tǒng)主要用于采集加速度計(jì)、陀螺、GPS信號(hào)、里程計(jì)等數(shù)據(jù)，其中GPS信號(hào)和里程計(jì)的輸出形式通常為串行模式，可在FPGA上嵌入Nios II軟核處理器，將UART內(nèi)核接收到的數(shù)據(jù)提供給該軟核處理器；而加速度計(jì)和陀螺的輸出信號(hào)一般為模擬電壓或是數(shù)字脈沖，若為模擬電壓信號(hào)，則采用A/D轉(zhuǎn)換模塊將其轉(zhuǎn)換為數(shù)字信號(hào)，若為數(shù)字脈沖信號(hào)，則可在軟核處理器上設(shè)計(jì)一個(gè)高精度頻率采樣系統(tǒng)，以實(shí)現(xiàn)對(duì)這兩種信號(hào)的采集，其中，本設(shè)計(jì)中的A/D轉(zhuǎn)換模塊采用24位精度的AD采集芯片，與16位AD轉(zhuǎn)換系統(tǒng)相比，AD精度的提高可以提高初始數(shù)據(jù)的精度，為得到更高的計(jì)算精度提供條件.

2.2DSP外圍電路

以前的導(dǎo)航計(jì)算機(jī)多采用單DSP和FPGA配合的方式進(jìn)行數(shù)據(jù)的采集處理和控制，但在本系統(tǒng)中，為了獲得更高精度的計(jì)算結(jié)果，在數(shù)據(jù)采集模塊中采用了24位精度的AD采集芯片，此時(shí)如果仍采用單DSP+FPGA的方式來(lái)處理，就有可能會(huì)破壞DSP的程序流水線，DSP相較于普通CPU的優(yōu)勢(shì)也無(wú)法得到充分的發(fā)揮，因此，本設(shè)計(jì)采用雙DSP級(jí)聯(lián)的方式處理此類問(wèn)題.設(shè)計(jì)中采用的DSP芯片為TMS320C6713，該芯片為TI公司的一款32位高速浮點(diǎn)型DSP，采用二級(jí)緩沖處理，適合應(yīng)用于導(dǎo)航類具有高速大數(shù)據(jù)量的矩陣運(yùn)算中，且芯片有外部存儲(chǔ)器接口EMIF，DSP通過(guò)該接口可以和片外存儲(chǔ)器進(jìn)行互聯(lián).本系統(tǒng)中，DSP的外圍電路的主要功能為實(shí)現(xiàn)Flash的讀寫(xiě)操作和與FPGA的數(shù)據(jù)通信，主要由兩片相同的DSP、看門狗、SDRAM、FLASH、調(diào)試電路、電源電路、AD轉(zhuǎn)換調(diào)理電路等部分組成，其中，兩個(gè)DSP之間通過(guò)GPIO和雙口SDRAM進(jìn)行數(shù)據(jù)交換，AD轉(zhuǎn)換調(diào)理電路用于對(duì)溫度傳感器和測(cè)溫電阻隨溫度產(chǎn)生的阻值變化進(jìn)行檢測(cè)和調(diào)理，采用AM29LV800 FLASH芯片作為外部ROM使用，以利于DSP的程序加載，將DSP的CE2空間和CE4空間分配給FPGA，通過(guò)EMIF總線與FPGA進(jìn)行連接，系統(tǒng)硬件設(shè)計(jì)如圖2所示.

圖2 雙DSP最小系統(tǒng)及外圍電路

2.3FPGA基礎(chǔ)平臺(tái)

本設(shè)計(jì)中的FPGA時(shí)鐘信號(hào)由外部晶振提供，對(duì)FPGA采用兩種配置方式：主動(dòng)串行(AS)配置和邊界掃描模式(JTAG)，通過(guò)跳線改變其配置方式，為使DSP專注于導(dǎo)航結(jié)算，本系統(tǒng)利用FPGA實(shí)現(xiàn)模擬信號(hào)的采集和緩沖，然后由DSP的EMIF以DMA的方式從FIFO快速讀取，F(xiàn)PGA與DSP連接時(shí)連接DSP的EMIFA總線的數(shù)據(jù)線、地址線、控制線，將LVDS外掛到FPGA上，以減少DSP的EMIF總線壓力，也能增強(qiáng)LVDS處理的靈活性.

3 可編程邏輯設(shè)計(jì)

本設(shè)計(jì)中FPGA的核心工作是對(duì)正負(fù)脈沖、正交方波、同步方波信號(hào)的處理，并實(shí)現(xiàn)串行通信總線接口、CPU地址總線譯碼等，其中，正負(fù)脈沖信號(hào)和正交方波由FPGA處理后還需發(fā)送給DSP進(jìn)行運(yùn)算處理，同步方波信號(hào)則通過(guò)內(nèi)部中斷的形式參與FPGA計(jì)時(shí)器和計(jì)數(shù)器的輸出鎖存，F(xiàn)PGA的內(nèi)部邏輯框圖如圖3所示，由圖可見(jiàn)，F(xiàn)PGA的數(shù)據(jù)傳輸方向主要有兩種，一種是從外設(shè)(IMU和GPS信號(hào))到CPU，其通信方式采用異步串行通信，F(xiàn)PGA接收到數(shù)據(jù)后，進(jìn)行串并轉(zhuǎn)換，送入異步FIFO模塊，由DSP通過(guò)數(shù)據(jù)總線提??；另一種傳輸方向是由CPU到外設(shè)，DSP對(duì)數(shù)據(jù)進(jìn)行融合處理后，將導(dǎo)航結(jié)果發(fā)送至數(shù)據(jù)總線，F(xiàn)PGA將數(shù)據(jù)通過(guò)地址總線進(jìn)行接收，然后進(jìn)行并串轉(zhuǎn)換后發(fā)送至PC機(jī).

圖3 FPGA內(nèi)部邏輯框圖

(1)串口模塊設(shè)計(jì)：根據(jù)系統(tǒng)需要，F(xiàn)PGA的串口模塊需要有RS485和RS232兩種接口，采用FPGA控制MAX3160芯片來(lái)轉(zhuǎn)換電平規(guī)范和傳輸方式來(lái)進(jìn)行兩種接口的設(shè)置，并使用Verilog語(yǔ)言描述串行通信各狀態(tài)下的電路行為以及個(gè)各狀態(tài)之間跳變的出發(fā)條件；

(2)異步FIFO設(shè)計(jì)：FIFO模塊用于緩存FPGA和DSP之間的數(shù)據(jù)，設(shè)計(jì)中采用阿爾特拉公司提供的LPM_FIFO參數(shù)宏模塊，使用Mega Wizard管理器定制FIFO基本宏功能的參數(shù)，然后生成一個(gè)封裝圖文件再直接調(diào)用.

4 DSP軟件設(shè)計(jì)

導(dǎo)航計(jì)算機(jī)平臺(tái)的軟件部分設(shè)計(jì)目標(biāo)主要為實(shí)現(xiàn)硬件系統(tǒng)的實(shí)時(shí)控制、自身的硬件測(cè)試、以及對(duì)采集信號(hào)的導(dǎo)航解算等，其中，本系統(tǒng)中的初始化軟件采用DSP自帶的DSP/BIOS完成對(duì)系統(tǒng)的時(shí)鐘配置、存儲(chǔ)器的分配、中斷配置和EMIF總線等功能的設(shè)置，此方法可以使用戶避免直接控制硬件資源，其開(kāi)發(fā)步驟主要包括：用配置工具建立應(yīng)用程序要用到的對(duì)象，為應(yīng)用程序編寫(xiě)框架，在CSS環(huán)境下編譯并鏈接，使用仿真器測(cè)試等；BIT測(cè)試軟件主要用于檢測(cè)系統(tǒng)的硬件功能是否工作正常，包括對(duì)DSP的浮點(diǎn)測(cè)試、存儲(chǔ)器檢測(cè)、A/D檢測(cè)、離散量檢測(cè)、RS232/422Z總線等，測(cè)試的結(jié)果由RS232發(fā)送出去；導(dǎo)航解算任務(wù)可分為數(shù)據(jù)采集任務(wù)、陀螺信號(hào)處理任務(wù)、通信任務(wù)、USB操作任務(wù)，其中數(shù)據(jù)采集任務(wù)由INT5硬件中斷觸發(fā)，陀螺信號(hào)處理任務(wù)和通信任務(wù)由INT6中斷觸發(fā)，USB操作任務(wù)由HINT中斷觸發(fā)，系統(tǒng)的整體軟件設(shè)計(jì)如圖4所示.

圖4 系統(tǒng)整體軟件設(shè)計(jì)流程圖

5 系統(tǒng)性能測(cè)試

將平臺(tái)調(diào)整為水平狀態(tài)后，將IMU放在平臺(tái)上，在實(shí)驗(yàn)室環(huán)境下，確定導(dǎo)航坐標(biāo)系與慣導(dǎo)坐標(biāo)系的關(guān)系，通過(guò)一小時(shí)的靜態(tài)測(cè)試，得到航向角、俯仰角、經(jīng)度、緯度和橫滾角的誤差曲線如圖5～圖9所示.

圖5 角誤差輸出曲線 圖6 角誤差輸出曲線

圖7 誤差輸出曲線 圖8 誤差輸出曲線

圖9 角度誤差輸出曲線

由上圖可看出，經(jīng)度誤差小于1.5海里，俯仰角誤差在0.011度以內(nèi)，航向角誤差在0.06度以內(nèi)，緯度誤差小于0.18海里，橫滾角誤差在0.015度以內(nèi)，從以上數(shù)據(jù)可以得知，靜態(tài)導(dǎo)航經(jīng)度完全符合慣性傳感器的經(jīng)度參數(shù)指標(biāo).

6 結(jié)束語(yǔ)

本文提出了一種雙DSP為核心的導(dǎo)航計(jì)算機(jī)的模塊化設(shè)計(jì)，詳細(xì)描述了系統(tǒng)的整體設(shè)計(jì)方案、硬件設(shè)計(jì)、FPGA邏輯設(shè)計(jì)、系統(tǒng)軟件設(shè)計(jì)等，雙DSP+FPGA的設(shè)計(jì)擁有強(qiáng)大的運(yùn)算能力，通過(guò)采用傳遞對(duì)準(zhǔn)算法、純慣導(dǎo)算法和GPS+慣導(dǎo)組合算法對(duì)系統(tǒng)進(jìn)行性能測(cè)試，所有算法計(jì)算頻率均可達(dá)到200 Hz以上，能夠滿足對(duì)慣性導(dǎo)航系統(tǒng)信號(hào)的實(shí)時(shí)處理和運(yùn)算.

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OnModularDesignofNavigationComputerwithDoubleDSP

XIAO Cheng

(Hunan College of Information, Changsha Hunan 410200, China)

In order to meet the requirements of more real-time and accurate positioning and navigation requirements of inertial navigation system, the paper proposes a design method of a computer platform based on double DSP and FPGA. Dual DSP mainly completes the processing of navigation data, FPGA is mainly used for data acquisition and simple processing of inertial sensors and communication with the outside. The overall design, hardware design, FPGA logic design, software design and other aspects of the system are described in detail to meet the system requirements.

DSP; navigation computer; FPGA

1673-2103(2017)05-0050-05

2017-07-18

肖成(1984-)，男，湖南衡陽(yáng)市人，碩士，講師.研究方向：電子信息專業(yè)，智能控制技術(shù).

TP273

A