郭家榮++陳年生

摘 要：Verilog HDL是用于邏輯設計的硬件描述語言，并且已成為IEEE標準。《Verilog HDL 程序設計》課程是電子類及計算機工程類學生的重要課程，不僅可以使同學們對數(shù)字電路設計技術有更進一步的了解，而且可以為以后學習高級的行為綜合、物理綜合、IP設計和復雜系統(tǒng)設計和驗證打下堅實的基礎。針對《Verilog HDL 程序設計》課程教學中存在的問題，提出了適合該課程的教學方法。

關鍵詞：邏輯電路及系統(tǒng) Verilog HDL 程序設計 教學方法

中圖分類號：G64 文獻標識碼：A 文章編號：1672-3791（2017）09（c）-0166-02

硬件描述語言（HDL，hardware description language）是一種用形式化方法來描述數(shù)字電路和系統(tǒng)的語言，數(shù)字電路系統(tǒng)的設計者利用這種語言可以從上層到下層（從抽象到具體）逐步描述自己的設計思想，用一系列分層次的模塊來表示極其復雜的數(shù)字系統(tǒng)。采用Verilog HDL設計方法比采用電路圖輸入的方法更有優(yōu)越性，這就是為什么美國等國家在進入20世紀90年代以后紛紛采用HDL設計方法的原因。Verilog HDL適用于復雜數(shù)字邏輯電路和系統(tǒng)的總體仿真、子系統(tǒng)仿真和具體電路綜合等各個設計階段。Verilog HDL 不但作為學習HDL設計方法的入門和基礎是比較合適的，而且對于ASIC設計專業(yè)人員而言，也是必須掌握的基本技術?！禫erilog HDL程序設計》課程是大學里的電子和計算機工程系的重要課程，本課程的目標是學習掌握Verilog HDL建模、仿真、綜合、重用和驗證技術，為以后學習高級的行為綜合、物理綜合、IP設計和復雜系統(tǒng)設計和驗證打下堅實的基礎。

1 教學中存在的問題

1.1 學生學習興趣不足

現(xiàn)在大學生普遍認為大學里學的課程知識在以后的工作中用不到，認為學習大學課程是在浪費自己的時間。所以有些學生去校外兼職或者創(chuàng)業(yè)，有部分學生終日在宿舍里沉迷游戲。即使到了上課時間，為了出勤率到了教室上課，也是要么睡覺要么玩手機。對自己所學課程是毫無興趣，來上課也只是為了最后能順利通過這門課進而拿到畢業(yè)所規(guī)定的學分。更重要的是對于計算機工程系的學生來說，他們一致認為計算機工程主要是做軟件開發(fā)的，同時軟件方面的學習又很容易入門，而對于硬件這塊知識，相比較軟件來說，比較難學，又比較枯燥。加上硬件前期基礎課程較少，所以學生更傾向于軟件方面知識的獲取。而對于硬件方面尤其底層部件電路設計方面更是很少有興趣。

1.2 學生知識儲備不足

學習《Verilog HDL程序設計》課程，前期必須先修的課程有數(shù)字邏輯電路基礎、計算機組成原理和C語言等。但有些學生在學習這些先修課程時并沒有認真學習，或者根本沒有去選擇這些課程，或者在同一學期同時選擇這幾門課程，結(jié)果導致學生由于數(shù)字電路基礎知識的缺乏，在學習《Verilog HDL程序設計》課程時非常吃力，挫傷了學生學習這門課程的積極性。

1.3 課程內(nèi)容多課時少

隨著社會快速發(fā)展，不同領域?qū)I(yè)需要學習的東西不斷增加和更新。這樣導致每門課程的課時不斷減少。而對于《Verilog HDL程序設計》課程，本身時實踐性較強的課程，但是由于內(nèi)容較多，為了完成理論課時講解，分配給實踐的課程就少了。這就會導致理論不能及時與實踐相結(jié)合，新學的知識無法消化應用，不能真正掌握。

1.4 課程實驗內(nèi)容及環(huán)境單一

該課程時實踐性較強的課程，必須通過大量的實踐才能掌握這門課程的設計技術及設計方法。目前關于本課程的實驗內(nèi)容都是一些驗證性實驗，按照實驗書上的羅列步驟進行實驗以對所學知識點進行驗證。而設計性實驗較少，學生無法真正學會知識點的應用。但學生學習這門課程的關鍵是會應用所學知識設計出數(shù)字邏輯電路及系統(tǒng)。同時由于學校費用問題，實驗環(huán)境包括EDA工具、計算機等不能隨著集成電路的發(fā)展和工藝的快速發(fā)展而及時更新，限制了學生學習新的知識步伐。

針對以上存在的問題，本文對《Verilog HDL程序設計》課程教學方法進行研究，激發(fā)學生學習該課程的主動性，培養(yǎng)社會需要的Verilog HDL數(shù)字電路及系統(tǒng)設計人才。

2 教學方法研究

2.1 合并教學內(nèi)容突出重點

本課程內(nèi)容多、課時較少，由需要大量的實踐才能掌握課程知識。本課程是先將語法知識，再介紹數(shù)字電路及系統(tǒng)的設計和驗證。眾所周知語法知識的講解枯燥無味。筆者在教學過程中將語法這部分知識分解到“組合邏輯電路設計”和“時序邏輯電路設計”兩部分中講解。這樣做的好處是不僅避免了單獨學習語法的枯燥，而且把語法與實際電路設計相結(jié)合，能很快的學以致用，更牢靠的掌握語法知識。同時節(jié)省課堂理論課時，增加了實踐機會。

2.2 補充知識點減輕學習壓力

對于簡單組合邏輯電路設計和驗證的講解，不僅要用Verilog HDL描述電路，還要綜合出門級電路結(jié)構。由于學生對計算機組成原理、數(shù)字邏輯電路課程沒有認真學習，或者在同一學期上這門課，沒有相應的基礎知識，很難理解這些組合邏輯電路的原理。筆者在講授這部分內(nèi)容前，用了4個課時向?qū)W生補充了數(shù)字邏輯基礎和計算機中的計算部件的底層電路結(jié)構。而且對于其中的每個組合邏輯電路還會講出在計算機硬件里所起的作用，以加深學生的理解掌握。

2.3 建立分層遞進的實驗課程體系

《Verilog HDL程序設計》課程屬于實踐性較強的課程。學生不僅上課要吸收理論知識，更需要更多的時間上機練習，由簡單到復雜，由典型到一般，循序漸進的學習Verilog HDL 基礎知識。但是熟練掌握利用該語言進行數(shù)字電路及系統(tǒng)的設計技術和設計方法還需更多的高層次的實踐性實驗。實驗課應遵循“由淺入深，循序漸進”教學規(guī)律[1]。開展認知實驗、驗證性實驗、設計與綜合性實驗的分層式實踐教學，形成與理論教學相互協(xié)調(diào)、相互滲透的有機體系[1]。

2.4 應用項目教學法

項目教學法是基于企業(yè)項目的方式使學生學習應用所學知識解決實際問題。通過工程項目的分配、信息收集、方案設計、項目實施及最終評價等實踐過程完成相應課程的授課過程[2-3]。針對《Verilog HDL程序設計》課程的項目教學法具體表現(xiàn)為：（1）選擇的項目要涵蓋課程知識點，適用自頂向下的設計方法，且具有一定難度，通過該項目的開發(fā)能鍛煉學生具備企業(yè)項目開發(fā)實踐能力。（2）針對數(shù)字電路及系統(tǒng)設計的項目過程包括系統(tǒng)分析、子任務劃分、電路設計、仿真和驗證。項目的劃分和實施要按照知識點的層次進行劃分。同時有能夠讓每個學生具有獨立完成的子項目。在實施時，根據(jù)學生的興趣愛好分配任務（3）要定期檢查和評估。在項目實施過程中，老師要定期檢查學生的進度，遇到的問題及時溝通解決，積極給予指導，讓學生順利完成項目設計。利用項目教學，學生會在項目實踐中養(yǎng)成的應用知識能力，做事專注細心、踏實穩(wěn)健、科學的態(tài)度和創(chuàng)新意識都會給以后的學習和工作帶來輕松和更大的興趣。

4 結(jié)語

本文針對《Verilog HDL程序設計》課程教學中的問題，提出了克服這些教學問題的教學方法，創(chuàng)建了一種教與學相結(jié)合、學與用相結(jié)合、動手與動腦相結(jié)合的教學模式，通過該教學方法的實踐，達到了不錯的教學效果。

參考文獻

[1] 朱軍，熊聰聰，張賢.物聯(lián)網(wǎng)工程專業(yè)實踐教學體系探究[J].天津市教科院學報，2014.

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[3] 沈鵬.項目驅(qū)動在高職Java教學中的應用研究[J].軟件導刊，2013.

[4] 夏宇聞.Verilog數(shù)字系統(tǒng)設計[M].3版.北京：北京航空航天大學出版社，2013.endprint