趙越

摘 要：對DRFM中采用關(guān)鍵技術(shù)進行細致深入研究，設(shè)計完成了一個多路采樣DRFM系統(tǒng)，并給出現(xiàn)場可編程門陣列（FPGA）、高速模數(shù)轉(zhuǎn)換器為主要單元的實現(xiàn)方案。整個系統(tǒng)采用硬件與軟件相結(jié)合的方式設(shè)計完成了最終的電路設(shè)計，并通過測試結(jié)果分析達到指標要求。

關(guān)鍵字：DRFM；模數(shù)轉(zhuǎn)換器；多路采樣

通過對射頻存儲器的基本原理及相應的性能的研究，設(shè)計了一個多路采樣的DRFM系統(tǒng)。本系統(tǒng)設(shè)計是在輸入端將信號頻帶劃分成多路的子頻帶，在采樣過程中分別對各路信號進行分時采樣[1]。其中多路采樣通道包含差分放大器和A/D轉(zhuǎn)換器，此系統(tǒng)為中頻信號的處理系統(tǒng)，輸入信號通過7路ADC的分時采樣結(jié)構(gòu)對信號的各子頻帶完成有多于12位的數(shù)字采樣處理，進而完成整個頻帶的采樣。系統(tǒng)總體構(gòu)架圖由圖1所示。

其中多路采樣陣列里每路ADC采樣都可對頻率75MHz 、帶寬30MHz中頻信號直接采樣處理，并通過可編程控制器，這里將采用FPGA來控制分段將采樣后的數(shù)據(jù)送到數(shù)字正交下變頻進行處理，最終，將中頻數(shù)字信號采樣存儲成正交的I、Q基帶信號，得到I、Q基帶信號再進一步數(shù)據(jù)處理。

設(shè)計了7路ADC分時采樣結(jié)構(gòu)，通過控制器來切換頻帶來完成對整個頻帶的采樣。根據(jù)欠采樣原理[2]，采用單獨每一片的采樣速率為150Msps ADC即可完成對于輸入信號頻率為75MHz、帶寬為30MHz的中頻信號進行采樣處理，采用Virtex-5系列FPGA，來配置外圍芯片實現(xiàn)同上位機的通信傳輸

1 ADC采樣陣列設(shè)計及電路設(shè)計

快速的ADC采樣電路的輸入選用差分的方式來實現(xiàn)，即單端變差分運放的方式將單端信號變換為差分信號，從而滿足采樣電路輸入指標。

由系統(tǒng)涉及指標要求，我們可選用的，模數(shù)轉(zhuǎn)換器AD9254。輸入信號調(diào)理單元將使用TI公司的THS4511-SP來實現(xiàn)。THS4511-SP是一款低功耗，差分運算放大器

2 FPGA模塊設(shè)計

2.1 FPGA器件選型及配置電路設(shè)計

由本系統(tǒng)處理器設(shè)計要求，我們將采用XILINX公司的Virtex-5系列XC5VFX70T-1FFG1136C 來實現(xiàn)設(shè)計[3]。采用通過PROM直接對配置信息加載的方式。是將配置信息直接存放在PROM芯片里，系統(tǒng)上電正常運行，F(xiàn)PGA進行自動加載存儲芯片相應配置信息。這里FPGA配置芯片采用XCF128XFTG64C。

2.2 數(shù)字處理模塊軟件設(shè)計

系統(tǒng)處于工作狀態(tài)后，控制器將發(fā)出LVDS三線遙控工作指令，并由FPGA進行接收處理。當FPGA工作狀態(tài)機處于工作狀態(tài)并接收了控制器傳送的指令，就將本振源跳頻控制信號發(fā)出，等待固定時延，將本振源切換完成后送入ADC進行7路分時采樣，并將采樣后的數(shù)據(jù)信號輸入正交下變頻模塊，并得到輸出的七路基帶數(shù)字信號，最終完成整個頻帶信號采樣存儲，最后經(jīng)過不同工作模式進行信號數(shù)字處理。

2.3 數(shù)字正交下變頻

根據(jù)系統(tǒng)設(shè)計要求，將采用FPGA編碼完成正交數(shù)字下變頻算法設(shè)計，F(xiàn)PGA處理速度快且可以完整保留信號的初始值，經(jīng)處理采樣后的中頻信號進行下變頻到基帶信號。

我們在設(shè)計時NCO將采用正余弦尋址的方法。處于對資源利用角度考慮，設(shè)計過程里，針對正弦信號第一象限進行存儲，對于實現(xiàn)正余弦的查表算法的途徑有很多種，但經(jīng)過對對數(shù)字下變頻整體設(shè)計的方向把握，將選用變換地址與數(shù)據(jù)符號方法來完成算法設(shè)計[5]。

3 ADC采樣陣列測試及分析

由系統(tǒng)框圖可知，輸入信號首先經(jīng)過高速采樣陣列進入系統(tǒng)進行處理。高速ADC采樣陣列采用7路ADC分時信號采樣存儲，最終將完成所有信號采樣處理。在電路的設(shè)計上要求7路ADC的芯片的參數(shù)一致，來避免采樣過程中產(chǎn)生的較多的雜散從而導致恢復信號時產(chǎn)生的雜波分量。對于，模塊的測試主要是針對檢測七路ADC的工作情況，并通過將一設(shè)定信號輸入七路ADC來檢測其參數(shù)是否一致，和采樣時雜散的指標能否達到系統(tǒng)要求[6]。

本系統(tǒng)設(shè)計采用模數(shù)轉(zhuǎn)換器ADC9254，輸入的信號經(jīng)過模數(shù)轉(zhuǎn)換器進行采樣后，將傳送到FPGA的輸入端口進行下一步處理。將采用開發(fā)工具內(nèi)部自帶的在線邏輯分析儀Chipscope Pro，通過軟件的調(diào)試來實現(xiàn)對FPGA內(nèi)部數(shù)據(jù)信號處理及接口信號處理觀察。Chipscope Pro是基于邏輯、總線、數(shù)據(jù)分析及虛擬輸入，虛擬輸出而設(shè)計一款虛擬分析與調(diào)試的軟件。

對系統(tǒng)進行調(diào)試將對Chipscope Pro進行設(shè)置：（1）采樣深度設(shè)置成2048（2）采樣的時鐘設(shè)置成150MHz。通過 MATLAB進行觀測信號的功率譜密度。輸入信號分別為：1MHz，10MHz，25MHz.

由分析可知，信號頻譜純度影響雜散的高低，即頻譜純度較高，雜散電平較低，實驗結(jié)果也證明了可以滿足系統(tǒng)指標要求。

4 FPGA與控制器通信實時測試

通過示波器輸出結(jié)果可知，F(xiàn)PGA與控制器間通信處于正常狀態(tài)，并且由控制器向FPGA發(fā)出的指令準確無誤。

5 總結(jié)

本章完成了對直接數(shù)字射頻存儲技術(shù)研究系統(tǒng)進行設(shè)計及對結(jié)果的測試分析。完成了硬件及軟件模塊的設(shè)計，并完成了各模塊性能的測試，測試結(jié)果可得出本直接射頻存儲系統(tǒng)可處理高達1.6GHz中頻信號，可實現(xiàn)對輸入信號的無失真的采樣存儲。最后將FPGA與控制器間通信進行測試并達到系統(tǒng)指標要求。

參考文獻

[1] 趙書志，潘明海.基于FPGA的數(shù)字射頻存儲器設(shè)計[J].電子測量技術(shù)，2007，30（2）：118-120.

[2] 田耘，徐文波，張延偉等編著.無線通信FPGA設(shè)計[M].北京：電子工業(yè)出版社，2008.

[3] Buracchini E. The Software Radio Concept [J]. IEEE Communications Magazine， 2000， 38（9）： 138～143.

[4] Araujo T， Dinis R. Analytical evaluation and optimization of the ADC （analog-to-digital converter） in software radio architectures [J]. IEEE Global Telecommunications Conference， 2004， 2（29）：1066～1070.

[5] Reves X， Marojevic V， Gelonch A， Ferrus R. The cost of an abstraction layer on FPGA devices for software radio applications [J]. IEEE Personal， Indoor and Mobile Radio Communications， 2004， 3（5～8）：1942～1946.c

[6] Wang Guoqing， Wei Xizhang， Lu Huanzhang. Double-IF quadrature demodulation of super-heterodyne radar receiver [C]. IEEE Signal Processing， 2008， 9（26～29）：2505～2508.endprint